Lompatan Vertikal Samsung: Mengupas Transistor 3D Bertumpuk Pertama dengan Gate Pitch 42nm yang Memecahkan Rekor

Inovasi Samsung adalah dengan sepenuhnya menghindari masalah ini. Alih-alih menempatkan transistor NMOS dan PMOS secara berdampingan, arsitektur 3DSFET baru ini menumpuknya secara vertikal. Ini berarti lapisan isolasi kritis antara kedua jenis transistor tersebut menjadi struktur vertikal, yang tidak memakan area permukaan tambahan pada chip. Secara teori, pendekatan ini dapat menggandakan kepadatan transistor dalam jejak yang sama tanpa mendorong batas isolasi horizontal .

Inovasi Inti: Nanosheet Bertumpuk Tiga dan Rekor 42nm

Implementasi praktis dari visi vertikal ini adalah pencapaian luar biasa dalam ilmu material dan rekayasa presisi. Tim Samsung tidak hanya menumpuk dua transistor sederhana di atas satu sama lain. 3DSFET mereka menggunakan kanal nanosheet bertumpuk tiga untuk transistor atas (tipe-P) dan bawah (tipe-N), dengan total enam nanosheet pada satu wafer. Ini mewakili jumlah nanosheet bertumpuk terbanyak yang pernah didemonstrasikan dalam FET bertumpuk 3D atau FET komplementer (CFET) . Arsitektur nanosheet sendiri sudah menyediakan kontrol elektrostatik yang superior terhadap arus, dan menggabungkannya dengan penumpukan vertikal menciptakan sinergi yang kuat untuk performa dan efisiensi daya.

Untuk mencapai ini, para insinyur harus memecahkan tantangan kritis isolasi listrik. Transistor yang berdekatan secara vertikal memerlukan penghalang isolasi yang sempurna agar berfungsi secara independen. Tim memperkenalkan lapisan dielektrik antara berkualitas tinggi di antara perangkat atas dan bawah. Isolator vertikal inilah kunci yang membuka integrasi padat, menghilangkan crosstalk yang jika tidak akan membuat desain menjadi tidak berfungsi .

Hasilnya adalah perangkat yang sepenuhnya operasional dengan gate pitch 42nm, yang terkecil yang tercatat secara publik. Wookhyun Kwon, seorang ahli dari tim Logic TD Samsung, mengklarifikasi bahwa meskipun riset sebelumnya melaporkan dimensi yang lebih kecil, angka 42nm adalah yang terkecil yang pernah dicapai dalam struktur transistor yang benar-benar difabrikasi .

Validasi Berkelas Penghargaan

Signifikansi karya ini diakui dengan segera oleh komunitas akademik dan industri di VLSI Symposium, salah satu dari tiga konferensi semikonduktor teratas di dunia. Makalah berjudul "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" yang ditulis oleh Donghoon Hwang dan rekan-rekannya, meraih skor ulasan 8,29 dari 10, yang tertinggi di antara semua kiriman . Skor luar biasa ini memberinya penghargaan Best Paper dan ditetapkan sebagai Technology Highlight dari simposium tersebut .

Jalan ke Depan untuk Chip AI dan HPC

Samsung membayangkan arsitektur 3DSFET sebagai teknologi fondasi untuk masa depan semikonduktor logika berperforma tinggi, yang secara spesifik menargetkan tuntutan ekstrem dari aplikasi AI generasi mendatang dan komputasi berperforma tinggi (HPC), di mana kepadatan transistor adalah tuas performa yang kritis .

Namun, penting untuk melihat ini sebagai bukti konsep yang monumental, bukan pengumuman produk. Karya ini saat ini berada pada tahap demonstrasi. Tim Logic TD Samsung telah menyatakan bahwa mereka akan melanjutkan riset dengan tujuan komersialisasi pada akhirnya, tetapi belum ada jadwal produksi massal yang ditentukan. Masih dibutuhkan pengembangan yang signifikan untuk mengubah demonstrasi perangkat tunggal ini menjadi proses manufaktur bervolume tinggi dengan hasil yang tinggi . Meskipun jalan di depan masih panjang, Samsung telah memberikan jawaban yang konkret dan tervalidasi untuk pertanyaan tentang apa yang akan datang setelah era nanosheet: membangun ke atas.