Intel Siapkan 14A2: Strategi Daya dari Dua Sisi untuk Menantang TSMC di Kelas 1,4 nm

Perlombaan menuju chip kelas 1,4 nanometer memasuki babak baru. Intel dikabarkan sedang mempertimbangkan perubahan arsitektur penting untuk varian 14A2: bukan hanya mengandalkan penyaluran daya dari bagian belakang chip, melainkan memasok daya dari sisi depan dan belakang secara bersamaan ^M.

Langkah ini muncul ketika Intel menghadapi tekanan dari TSMC A14 dan upaya Samsung SF1.4. Tujuannya jelas: mendapatkan keunggulan kepadatan transistor yang lebih besar agar Intel tetap kompetitif di proses manufaktur tercanggih ^M.

Perlu dicatat, istilah 14A atau 1,4 nm pada penamaan node modern merujuk pada kelas teknologi proses. Angka tersebut tidak selalu berarti setiap fitur transistor benar-benar berukuran 1,4 nm.

Apa yang berubah pada 14A2?

Node dasar Intel 14A menggunakan teknologi PowerDirect, yaitu jaringan penyaluran daya dari bagian belakang wafer atau backside power delivery network (BSPDN) ^ME. Pendekatan ini memisahkan jalur daya dari jalur sinyal utama di bagian depan chip.

Menurut laporan industri, 14A2 akan mengambil pendekatan yang lebih agresif dengan menggunakan arsitektur dual-side power delivery. Dalam rancangan ini, sebagian daya tetap disalurkan dari belakang, sementara sebagian lainnya dialirkan melalui lapisan logam di bagian depan chip ^M.

Arsitektur tersebut ditujukan untuk membantu Intel memperkecil jarak antarjalur logam dan meningkatkan kepadatan transistor. Target yang dilaporkan adalah:

• Jarak logam M0 pada 14A: 28 nm ^M.
• Target jarak M0 pada 14A2: sekitar 21 nm ^M.

Penyusutan ini dikaitkan dengan peningkatan teknik double patterning yang dimungkinkan oleh pendekatan penyaluran daya dari dua sisi ^M. Semakin kecil jarak antarjalur, semakin banyak transistor yang secara teori dapat ditempatkan pada area chip yang sama.

Intel menyatakan bahwa 14A dasar dapat memberikan peningkatan kepadatan chip hingga sekitar 30% dibandingkan Intel 18A ^E. Intel belum memublikasikan angka peningkatan kepadatan khusus untuk 14A2 dalam sumber yang tersedia, sehingga klaim bahwa 14A2 akan jauh lebih padat masih harus dipandang sebagai target atau laporan industri, bukan angka resmi Intel ^ME.

Mengapa Intel mempertimbangkan penyaluran daya dua sisi?

Perubahan ini dilaporkan sebagai respons langsung terhadap persaingan dengan TSMC A14 dan Samsung SF1.4 ^M. Pada node kelas 1,4 nm, peningkatan performa tidak hanya bergantung pada ukuran transistor, tetapi juga pada seberapa efisien daya dapat dikirimkan ke rangkaian.

Penyaluran daya dari sisi belakang dapat mengurangi gangguan antara jalur daya dan jalur sinyal. Namun, ketika jarak logam dipadatkan hingga sekitar 21 nm, muncul tantangan baru, termasuk peningkatan resistansi listrik dan kebutuhan akan struktur penyaluran daya komposit ^M.

Laporan yang sama menyebut bahwa desain nano-silicon through-via atau nTSV yang ada mungkin kesulitan menangani beban daya pada tingkat kepadatan tersebut. Karena itu, pendekatan yang dikabarkan digunakan bukanlah mengganti BSPDN sepenuhnya, melainkan menjadikannya sumber daya utama sambil membagi sebagian beban ke lapisan logam depan untuk menjaga kestabilan rangkaian ^M.

Dengan kata lain, 14A2 dapat menjadi kompromi teknis: Intel mengejar kepadatan lebih tinggi, tetapi tetap mempertahankan jalur daya depan sebagai pendukung agar distribusi listrik tidak terlalu terbebani.

Jadwal Intel 14A dan 14A2

Perkembangan 14A tidak hanya diukur dari kapan wafer pertama diproduksi. Bagi calon pelanggan Intel Foundry, salah satu tahap paling penting adalah Process Design Kit (PDK)—kumpulan perangkat lunak, aturan desain, dan data proses yang dibutuhkan untuk merancang chip pada node tertentu.

Berikut tonggak jadwal yang dilaporkan:

Tonggak	Waktu	Keterangan
PDK 0.5 untuk pelanggan eksternal	Awal 2026	Telah didistribusikan EWD
PDK 0.9 untuk pelanggan eksternal	Oktober 2026	Checkpoint penting untuk keterlibatan pelanggan EWD
Komitmen pelanggan	Semester II 2026–semester I 2027	Periode yang ditargetkan untuk memperoleh komitmen produksi B
Produksi risiko	2028	Tahap awal untuk menguji proses dan desain dalam skala produksi EGBWS
Manufaktur volume tinggi (HVM)	2029	Produksi massal yang ditargetkan EGBWS

CEO Intel Lip-Bu Tan menyebut PDK 0.9 sebagai checkpoint yang sangat penting—bahkan dijuluki “Holy Grail” untuk proses 14A—karena versi ini menjadi dasar yang lebih matang bagi calon pelanggan untuk mengevaluasi dan mengembangkan desain chip ^W.

Jadwal terbaru tersebut berarti produksi risiko 14A mundur sekitar satu tahun dari panduan sebelumnya yang menargetkan 2027 ^S.

Dibandingkan dengan TSMC dan Samsung

Perusahaan	Nama node kelas 1,4 nm	Produksi risiko	HVM atau produksi massal
Intel	14A, dengan varian 14A2 yang dilaporkan	2028	2029
TSMC	A14	Tidak disebutkan dalam sumber yang tersedia	2028 BBT
Samsung	SF1.4	Belum dikonfirmasi dalam sumber yang tersedia	Belum dikonfirmasi dalam sumber yang tersedia

TSMC berencana memulai produksi proses A14 pada 2028, menurut laporan Bloomberg dan sejumlah sumber lain ^BBT. Versi awal A14 tidak akan menggunakan penyaluran daya dari bagian belakang. Varian A14 dengan jalur daya belakang, yang disebut A14P, direncanakan menyusul pada 2029 ^T.

Posisi Intel sedikit lebih rumit. Lip-Bu Tan menyatakan bahwa jadwal 14A dinilai selaras dengan A14 TSMC karena keduanya berada di kelas teknologi yang sama ^W. Namun, berdasarkan jadwal produksi massal yang tersedia, target HVM Intel pada 2029 tertinggal sekitar satu tahun dari target TSMC pada 2028 ^BB.

Untuk Samsung, SF1.4 memang disebut sebagai bagian dari peta persaingan node 1,4 nm, tetapi sumber yang tersedia belum memberikan jadwal produksi risiko atau produksi massal yang telah dikonfirmasi ^M.

Intel sudah menyiapkan node setelah 14A

Intel tidak berhenti pada 14A. Dalam pembahasan peta jalan proses di konferensi J.P. Morgan ke-54 tentang teknologi, media, dan komunikasi global di Boston, Tan mengonfirmasi bahwa pengembangan dua node setelah 14A telah dimulai ^G.

Keduanya adalah:

• 10A, node kelas 1 nm yang kini berada pada tahap awal pengembangan ^G.
• 7A, node di bawah kelas 1 nm yang juga masih berada pada tahap awal pengembangan ^G.

Langkah ini menunjukkan bahwa Intel sedang menyiapkan peta jalan multi-generasi menuju era angstrom. Meski demikian, sumber yang tersedia belum memberikan jadwal produksi untuk 10A atau 7A ^G.

Kesimpulan

Intel 14A dasar menggabungkan transistor RibbonFET 2 berbasis gate-all-around dengan teknologi penyaluran daya belakang PowerDirect. Intel menyebut node ini mampu meningkatkan kepadatan chip hingga sekitar 30% dibandingkan 18A ^E.

Varian 14A2 yang dilaporkan dapat membawa perubahan lebih besar melalui penyaluran daya dari dua sisi dan target jarak logam M0 sekitar 21 nm ^M. Namun, Intel belum mengungkap angka kepadatan resmi untuk 14A2, sementara pendekatan ini juga menghadirkan tantangan berupa resistansi listrik dan desain distribusi daya yang lebih kompleks ^M.

Dari sisi jadwal, PDK 0.9 ditargetkan tersedia untuk pelanggan eksternal pada Oktober 2026, produksi risiko dijadwalkan pada 2028, dan HVM pada 2029 ^EGBWS. Dengan target tersebut, Intel masih berada sekitar satu tahun di belakang jadwal produksi A14 TSMC yang dilaporkan untuk 2028 ^BB. Di luar 14A, pengembangan 10A dan 7A memperlihatkan bahwa Intel tetap membangun strategi jangka panjang untuk kembali bersaing di garis depan industri semikonduktor ^G.