bLLC adalah singkatan dari Big Last-Level Cache. Bocoran secara konsisten menggambarkannya sebagai respons langsung Intel terhadap 3D V-Cache / X3D milik AMD, yang bertujuan memberikan peningkatan signifikan pada L3 cache untuk gaming dan beban kerja yang sensitif terhadap memori . Ukuran cache ini tidak seragam di semua lini, melainkan dibedakan berdasarkan tingkatan SKU :
Penempatan bLLC pada ringbus di dalam setiap tile adalah detail arsitektural yang patut dicatat . Klaim performa Intel terhadap lini X3D AMD belum terverifikasi oleh tolok ukur independen .
SKU tertinggi Nova Lake-S dilaporkan memiliki desain dua tile komputasi dengan total 52 inti dan 52 thread (hyperthreading dikabarkan dihapus untuk generasi ini) . Bocoran sepakat pada konfigurasi ini :
Varian 42-inti yang sebelumnya dirumorkan kemudian dilaporkan ditingkatkan menjadi 44 inti . Konfigurasi baru ini disebut sebagai 16 P-core, 24 E-core, dan 4 LP-E core . Perubahan ini diyakini membebaskan satu tile komputasi yang sepenuhnya aktif dan dapat diturunkan ke SKU lainnya .
Di bawah flagship, SKU dengan satu tile komputasi diharapkan hadir. Konfigurasi yang paling banyak dirumorkan adalah bagian 28-inti, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core . Bagian ini diperkirakan akan membawa merek Core Ultra 7 dan memiliki 144 MB bLLC . Konfigurasi lain, kemungkinan bagian 24-inti (4P+16E+4LPE), juga telah disebutkan .
Detail untuk model Core Ultra 5 dan Core Ultra 3 entry-level masih kurang konkret, tetapi bocoran menunjukkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE . Sebagian besar diperkirakan merupakan bagian satu tile tanpa bLLC . Konsumsi daya untuk SKU level bawah ini dirumorkan di bawah 125W .
Bocoran menunjukkan bahwa manajemen daya dan termal menjadi fokus rekayasa utama untuk flagship 52-inti . Di Computex 2026, rumor industri menyebutkan chip ini akan memiliki kemampuan multi-core overclocking, yang membutuhkan ruang termal yang besar . TDP spesifik masih belum dikonfirmasi oleh Intel .
Keluarga Nova Lake-S diperkirakan akan mencakup dari level entry-level hingga flagship, yang dibedakan berdasarkan jumlah tile komputasi, ukuran cache bLLC, dan jumlah inti :
| Segmen | Konfigurasi Inti (Bocoran) | Cache bLLC | Catatan |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 inti) | 288 MB | Dua tile, flagship |
| Core Ultra 7 | 8P + 16E + 4LPE (28 inti) | 144 MB | Satu tile, kelas atas |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 inti) | Tidak jelas / Tidak ada | Kelas menengah, kemungkinan SKU non-bLLC |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 inti) | Tidak ada | Entry-level, daya rendah |
Silikon komputasi untuk flagship dilaporkan diproduksi pada proses node N2P milik TSMC .
Semua bocoran yang kredibel menunjukkan soket baru LGA 1954 untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S . Ini berarti motherboard yang ada saat ini tidak akan kompatibel .
Platform ini diperkirakan akan diluncurkan dengan chipset seri 900 dari Intel . Rumor dari kalangan enthusiast secara spesifik menyebutkan papan Z990 dan Z970, bersama dengan chipset mainstream B960 .
Nova Lake-S diperkirakan akan mendukung memori DDR5-8000 secara native . Ini merupakan peningkatan 25% dibandingkan dukungan native DDR5-6400 pada Arrow Lake-S . Modul memori kemungkinan akan menggunakan standar CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini .
Jendela peluncuran Nova Lake-S telah beberapa kali berubah, bergeser dari akhir 2026 ke awal 2027, berdasarkan beberapa laporan bocoran :
Kesimpulan saat ini: Konsensus bocoran yang paling konsisten mengarah pada acara peluncuran Q1 2027 di CES 2027, dengan ketersediaan ritel menyusul . Intel belum secara resmi mengonfirmasi tanggal apa pun .
bLLC adalah singkatan dari Big Last-Level Cache. Bocoran secara konsisten menggambarkannya sebagai respons langsung Intel terhadap 3D V-Cache / X3D milik AMD, yang bertujuan memberikan peningkatan signifikan pada L3 cache untuk gaming dan beban kerja yang sensitif terhadap memori . Ukuran cache ini tidak seragam di semua lini, melainkan dibedakan berdasarkan tingkatan SKU :
Penempatan bLLC pada ringbus di dalam setiap tile adalah detail arsitektural yang patut dicatat . Klaim performa Intel terhadap lini X3D AMD belum terverifikasi oleh tolok ukur independen .
SKU tertinggi Nova Lake-S dilaporkan memiliki desain dua tile komputasi dengan total 52 inti dan 52 thread (hyperthreading dikabarkan dihapus untuk generasi ini) . Bocoran sepakat pada konfigurasi ini :
Varian 42-inti yang sebelumnya dirumorkan kemudian dilaporkan ditingkatkan menjadi 44 inti . Konfigurasi baru ini disebut sebagai 16 P-core, 24 E-core, dan 4 LP-E core . Perubahan ini diyakini membebaskan satu tile komputasi yang sepenuhnya aktif dan dapat diturunkan ke SKU lainnya .
Di bawah flagship, SKU dengan satu tile komputasi diharapkan hadir. Konfigurasi yang paling banyak dirumorkan adalah bagian 28-inti, yang sering dilaporkan sebagai 8 P-core + 16 E-core + 4 LP-E core . Bagian ini diperkirakan akan membawa merek Core Ultra 7 dan memiliki 144 MB bLLC . Konfigurasi lain, kemungkinan bagian 24-inti (4P+16E+4LPE), juga telah disebutkan .
Detail untuk model Core Ultra 5 dan Core Ultra 3 entry-level masih kurang konkret, tetapi bocoran menunjukkan konfigurasi seperti 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE, dan 4P+4E+4LPE . Sebagian besar diperkirakan merupakan bagian satu tile tanpa bLLC . Konsumsi daya untuk SKU level bawah ini dirumorkan di bawah 125W .
Bocoran menunjukkan bahwa manajemen daya dan termal menjadi fokus rekayasa utama untuk flagship 52-inti . Di Computex 2026, rumor industri menyebutkan chip ini akan memiliki kemampuan multi-core overclocking, yang membutuhkan ruang termal yang besar . TDP spesifik masih belum dikonfirmasi oleh Intel .
Keluarga Nova Lake-S diperkirakan akan mencakup dari level entry-level hingga flagship, yang dibedakan berdasarkan jumlah tile komputasi, ukuran cache bLLC, dan jumlah inti :
| Segmen | Konfigurasi Inti (Bocoran) | Cache bLLC | Catatan |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 inti) | 288 MB | Dua tile, flagship |
| Core Ultra 7 | 8P + 16E + 4LPE (28 inti) | 144 MB | Satu tile, kelas atas |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 inti) | Tidak jelas / Tidak ada | Kelas menengah, kemungkinan SKU non-bLLC |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 inti) | Tidak ada | Entry-level, daya rendah |
Silikon komputasi untuk flagship dilaporkan diproduksi pada proses node N2P milik TSMC .
Semua bocoran yang kredibel menunjukkan soket baru LGA 1954 untuk Nova Lake-S, menggantikan LGA 1851 yang digunakan oleh Arrow Lake-S . Ini berarti motherboard yang ada saat ini tidak akan kompatibel .
Platform ini diperkirakan akan diluncurkan dengan chipset seri 900 dari Intel . Rumor dari kalangan enthusiast secara spesifik menyebutkan papan Z990 dan Z970, bersama dengan chipset mainstream B960 .
Nova Lake-S diperkirakan akan mendukung memori DDR5-8000 secara native . Ini merupakan peningkatan 25% dibandingkan dukungan native DDR5-6400 pada Arrow Lake-S . Modul memori kemungkinan akan menggunakan standar CUDIMM dan CQDIMM untuk mencapai frekuensi yang lebih tinggi ini .
Jendela peluncuran Nova Lake-S telah beberapa kali berubah, bergeser dari akhir 2026 ke awal 2027, berdasarkan beberapa laporan bocoran :
Kesimpulan saat ini: Konsensus bocoran yang paling konsisten mengarah pada acara peluncuran Q1 2027 di CES 2027, dengan ketersediaan ritel menyusul . Intel belum secara resmi mengonfirmasi tanggal apa pun .