LogicFolding Kirin 2026: Janji Efisiensi Chip 3D Huawei dan Batasannya

Huawei mencoba mendapatkan peningkatan kinerja dan efisiensi lewat desain fisik serta integrasi 3D, alih-alih semata-mata mengecilkan transistor melalui node manufaktur yang lebih baru. Dalam rancangan Kirin 2026, Huawei membagi sirkuit ke dua lapisan silikon aktif yang disatukan secara face-to-face menggunakan hybrid bonding berdensitas tinggi. Gagasan utamanya sederhana: blok sirkuit yang sering saling bertukar data dibuat lebih berdekatan agar sinyal tidak perlu menempuh jalur jauh. 23

Angka-angka performa yang beredar tetap perlu dibaca sebagai klaim Huawei, dengan metodologi dan pembandingnya sendiri, yakni Kirin 9030 Pro. Ini bukan bukti bahwa Huawei telah memiliki node litografi baru yang setara dengan proses terdepan, juga bukan jaminan semua jenis beban kerja akan menikmati peningkatan yang sama. 23

Apa yang diubah oleh LogicFolding?

Chip konvensional berbentuk planar menempatkan mayoritas logika pada satu bidang silikon. Ketika desain membesar, sebagian sinyal data dan clock harus melintasi jalur metal yang makin panjang. LogicFolding membagi sirkuit digital, analog, dan memori ke lapisan aktif yang ditumpuk vertikal. Kedua lapisan itu dihubungkan oleh banyak koneksi vertikal melalui hybrid bonding. 23

Untuk Kirin 2026, laporan yang mengacu pada materi Tau Scaling Huawei menyebut bond pitch sekitar 1,5 mikrometer serta sekitar 50 juta interkoneksi vertikal. Huawei melaporkan kepadatan transistor naik dari 155 MTr/mm² menjadi 238 MTr/mm²—sekitar 53,5% hingga 55%—dengan node proses yang sama seperti basis Kirin 9030 Pro. 35

Karena itu, angka tersebut lebih tepat disebut kepadatan efektif. Kenaikannya berasal dari penataan ulang lokasi rangkaian dan cara rangkaian terhubung, bukan otomatis karena setiap transistor dibuat lebih kecil.

Mengapa kabel lebih pendek dapat menghemat daya?

Inti argumen teknisnya adalah jalur interkoneksi metal yang panjang memiliki resistansi dan kapasitansi. Sinyal pada kabel panjang membutuhkan waktu lebih lama untuk merambat, sekaligus memakai energi dinamis saat kapasitansinya diisi dan dikosongkan.

Dengan memindahkan logika yang saling terkait ke dua lapisan yang saling berhadapan, Huawei ingin mengganti sebagian koneksi horizontal panjang dengan lompatan vertikal yang jauh lebih pendek. Secara prinsip, ini dapat:

• mengurangi keterlambatan pada jalur kritis;
• memendekkan rute distribusi clock;
• mengurangi kebutuhan repeater sinyal dan buffer clock;
• menurunkan kapasitansi interkoneksi; serta
• menyediakan margin waktu lebih besar atau memungkinkan performa serupa pada tegangan lebih rendah.

Inilah dasar konsep Tau (τ) Scaling Huawei: kemajuan chip tidak hanya diukur dari ukuran transistor, tetapi juga dari waktu yang dibutuhkan sinyal untuk bergerak di dalam sirkuit dan sistem. Huawei secara eksplisit memosisikan LogicFolding sebagai cara memampatkan waktu rambat sinyal sambil meningkatkan kepadatan dan efisiensi energi.

Fokusnya bukan transistor saja, melainkan perpindahan data

Huawei tidak menyatakan energi untuk switching transistor menjadi tidak penting. Poinnya, pada prosesor modern yang besar, pemindahan data dan distribusi clock dapat mengambil porsi besar dari daya dinamis. Setiap perjalanan sinyal melewati jalur metal panjang—termasuk buffer yang dipasang untuk mendorong sinyal itu—menambah aktivitas switching.

Karena itu, kedekatan fisik menjadi penting. Bila blok yang menghasilkan data dan blok yang mengonsumsinya dapat ditempatkan lebih dekat, chip berpotensi menggunakan lebih sedikit waktu dan energi untuk mengangkut sinyal. Dengan kata lain, LogicFolding adalah strategi lokalitas data sekaligus strategi kemasan chip. 2

Klaim efisiensi Kirin 2026

Perbandingan Huawei dengan Kirin 9030 Pro merupakan klaim iso-performance: pada kinerja yang setara, perusahaan menyebut total konsumsi daya dapat turun 41%, sementara kepadatan transistor terukurnya meningkat sekitar 55%. Huawei juga melaporkan penurunan densitas daya 5,6% pada kondisi operasi yang disebutkan. 47

Laporan mengenai materi Huawei turut menyebut penghematan yang lebih besar untuk subsistem paralel: daya NPU turun 66%, GPU turun 58%, dan CPU big core turun 41% dibanding rancangan planar sebelumnya dalam perbandingan tersebut. 1

Pola itu masuk akal secara arsitektural. NPU dan GPU lazim memiliki banyak unit yang reguler serta intensif berkomunikasi, sehingga peluang untuk mendekatkan produsen data, konsumen data, dan penyimpanan lokal antar-lapisan menjadi lebih besar. CPU juga dapat memperoleh manfaat dari jalur yang lebih pendek, tetapi struktur ketergantungannya lebih ketat.

Mengapa pekerjaan CPU serial lebih sulit dipercepat?

CPU sering menjalankan rangkaian instruksi serial: hasil satu operasi bisa menjadi syarat sebelum operasi berikutnya dimulai. Rantai ketergantungan ini membatasi seberapa bebas sebuah beban kerja dapat dibagi ke berbagai area fisik chip.

Penempatan 3D masih dapat memangkas sebagian biaya kabel dan clock, tetapi tidak dapat menghapus kebutuhan untuk menunggu hasil yang saling bergantung. Ini membantu menjelaskan mengapa penghematan daya CPU yang diklaim Huawei lebih kecil daripada NPU dan GPU. 1

Konsekuensi rekayasa: panas, yield, dan biaya

Menumpuk logika aktif menghadirkan persoalan implementasi yang tidak ringan. Panas harus dikeluarkan dari lapisan aktif yang lebih rapat, sementara penyaluran daya, pengujian, perbaikan, dan debugging menjadi lebih rumit. Ketidakselarasan wafer serta cacat pada proses bonding juga dapat menekan yield—persentase chip yang berhasil diproduksi dengan baik—dan desain multilapis dapat menambah biaya proses maupun kemasan.

Kendala tersebut krusial karena nilai integrasi 3D bergantung pada produksi massal yang andal dan ekonomis, bukan hanya hasil desain fisik yang menarik. Reuters menggambarkan pendekatan Huawei sebagai jalur potensial untuk mengurangi sebagian dampak pembatasan sanksi, tetapi menekankan bahwa statusnya sebagai terobosan sejati masih belum pasti.

Proyeksi Kirin 2027

Peta jalan Huawei berikutnya lebih agresif: bond pitch 1 µm dan lebih dari 100 juta interkoneksi vertikal untuk Kirin 2027. Huawei juga menyebut target pengurangan daya 47% pada performa setara, serta sasaran jangka lebih panjang berupa top-metal pitch 720 nm sambil mempertahankan lebih dari 100 juta tautan vertikal. Ini adalah target ke depan, bukan hasil produk komersial yang telah diverifikasi secara independen. 15

Pitch bonding yang lebih rapat berpotensi membuat koneksi vertikal berguna bagi bagian logika yang lebih besar. Namun, tuntutan terhadap presisi penyelarasan, kontrol cacat, perangkat desain, pengelolaan panas, dan pengujian juga meningkat.

Artinya di tengah pembatasan ekspor AS

LogicFolding menarik secara strategis karena berupaya meraih kemajuan tanpa hanya bergantung pada akses ke peralatan litografi paling mutakhir. Namun, teknologi ini tidak menghapus kendala manufaktur. Kontrol ekspor semikonduktor canggih tetap mencakup kategori chip, peralatan, dan teknologi terkait yang relevan bagi produksi node maju di China.

Karena itu, pendekatan 3D Huawei sebaiknya dipahami sebagai jalur penskalaan pelengkap. Teknologi ini dapat memeras kapabilitas lebih besar dari proses manufaktur tertentu, tetapi tetap membutuhkan bonding canggih, metrologi, otomatisasi desain elektronik, dan eksekusi manufaktur yang sangat matang.

Kesimpulan

Usulan Kirin 2026 Huawei menggeser fokus penskalaan chip ke jarak tempuh sinyal yang lebih pendek. Dua lapisan aktif yang diikat hybrid bonding berpotensi meningkatkan kepadatan penempatan serta menekan penundaan dan energi dari interkoneksi panjang—terutama pada blok paralel yang banyak memindahkan data, seperti NPU dan GPU.

Namun, angka utama sekitar 55% kenaikan kepadatan transistor efektif dan 41% pengurangan daya pada performa setara masih merupakan klaim Huawei. Ujian sebenarnya adalah apakah arsitektur tersebut mampu memenuhi target efisiensi, termal, yield, dan biaya dalam prosesor ponsel yang diproduksi massal. 237