Apa Itu Hukum Skala Tau (τ)?

Hukum Skala Tau adalah pengganti yang diusulkan untuk Hukum Moore, yang secara historis didefinisikan dengan memasukkan lebih banyak transistor yang lebih kecil ke sepotong silikon datar. Tau (τ) menggeser tujuan dari meminimalkan ruang fisik antar transistor menjadi meminimalkan waktu yang dibutuhkan sinyal untuk melintasi sebuah chip .

Dengan mengoptimalkan waktu transit sinyal alih-alih penyusutan skala, kerangka kerja Tau bertujuan untuk meningkatkan kepadatan fungsional dan kinerja-per-watt pada tingkat seluruh sistem, menggabungkan transistor, interkoneksi, pengemasan, dan desain sistem sekaligus . Ide intinya adalah bahwa hambatan chip modern sering kali tentang pergerakan data, bukan hanya jumlah transistor, dan bahwa metrik ini dapat diatasi dengan inovasi arsitektur alih-alih fotolitografi yang lebih halus .

LogicFolding: Arsitektur 3D yang Mengakali EUV

LogicFolding adalah arsitektur silikon konkret yang dibangun di atas prinsip-prinsip skala Tau. Alih-alih meletakkan sirkuit logika chip pada satu lapisan planar, arsitektur ini "melipat" mereka menjadi dua atau tiga lapisan yang ditumpuk secara vertikal . Pendekatan ini memiliki dua efek kunci:

1. Ini memperpendek jalur kabel. Dengan memindahkan sirkuit ke dimensi ketiga, jarak fisik yang harus ditempuh sinyal listrik berkurang drastis. Ini menurunkan beban resistif-kapasitif (RC) dan meningkatkan kecepatan serta efisiensi daya secara keseluruhan .
2. Ini memasukkan lebih banyak transistor tanpa node yang lebih kecil. Huawei mengklaim metode penumpukan ini meningkatkan kepadatan transistor sekitar 55% dan meningkatkan efisiensi daya tanpa memerlukan presisi sub-atom dari alat EUV .

Yang krusial, peningkatan kepadatan ini tidak bergantung pada litografi canggih. Chip-chip tersebut dibuat pada simpul proses kelas 7nm yang matang di SMIC China, menggunakan sistem litografi ultraviolet dalam (DUV) yang sudah ada dan tidak diblokir oleh kontrol ekspor AS saat ini . Perusahaan menyatakan telah memproduksi massal 381 model chip selama enam tahun menggunakan teknik ko-optimasi dasar yang diperluas oleh LogicFolding .

Peta Jalan: Dari Chip Kirin 2026 ke Setara 1.4nm pada 2031

Huawei mempresentasikan peta jalan dua langkah yang konkret:

• Akhir 2026: Chip LogicFolding komersial pertama akan dikirimkan dalam system-on-a-chip (SoC) Kirin, kemungkinan untuk seri Mate 90, menggunakan desain dua lapis. Chip ini diproyeksikan mencapai kepadatan transistor 238 MTr/mm², angka yang membuatnya kira-kira setara dengan kinerja node kelas 3nm TSMC . Klaim performa awal mencakup kecepatan clock puncak 3.1GHz dan peningkatan efisiensi inti daya sebesar 40% .
• Pada 2031: Huawei berencana untuk memperkenalkan desain LogicFolding tiga lapis yang mencapai kepadatan transistor setara dengan proses kelas 1.4nm, target yang ingin dicapai TSMC sendiri pada tahun 2028 .

Respons Jensen Huang: Penilaian Ancaman yang Kontradiktif

CEO Nvidia Jensen Huang menanggapi pengungkapan Huawei dengan pesan dua bagian yang berkembang selama hari-hari berikutnya.

Tepat sebelum konferensi ISCAS, Huang telah mengakui dominasi Huawei di segmen pasar yang penting. Dia mengatakan kepada CNBC bahwa pembatasan ekspor AS telah membuat Nvidia mustahil untuk bersaing, menyatakan bahwa perusahaan telah "sebagian besar menyerahkan" pasar chip AI China kepada Huawei .

Pada pertanyaan langsung apakah LogicFolding merupakan ancaman bagi kepemimpinan pabrik TSMC, sikap publiknya menajam dan kemudian melunak. Laporan awal menunjukkan Huang menemukan kemampuan Huawei untuk mencapai kinerja AI yang kompetitif pada node 7nm yang matang sebagai "ancaman serius" bagi model bisnis yang bergantung pada pelanggan yang selalu membutuhkan node terbaru .

Namun, beberapa hari kemudian pada 29 Mei 2026, Huang memberikan vonis yang lebih meremehkan kepada wartawan di Taipei. "Ini adalah terobosan bagi Huawei, tapi ini bukan ancaman bagi TSMC," katanya. "TSMC telah menggunakan penumpukan die dan pengemasan 3D sudah berapa lama? Hampir 10 tahun. Jadi teknologi TSMC sangat maju." .

Cek Realitas: Peringatan di Balik Hype

Dengan segala keberanian strategisnya, visi Huawei datang dengan tanda bintang signifikan yang krusial untuk pandangan yang seimbang.

• Klaim Huawei belum terverifikasi. Peningkatan kepadatan transistor 55% yang dinyatakan adalah angka internal yang belum dikonfirmasi secara independen oleh perusahaan analisis chip pihak ketiga . Perusahaan ini mendeskripsikan kepadatan "setara 1.4nm" yang dicapai melalui arsitektur, bukan node litografis 1.4nm.
• Tantangan termal dan hasil produksi itu nyata. Menumpuk lapisan logika menghasilkan lebih banyak panas secara signifikan dalam volume yang lebih kecil, dan memastikan manufaktur bebas cacat di beberapa lapisan yang ditumpuk sangat sulit. Analis industri memperingatkan bahwa faktor-faktor ini dapat membatasi kelayakan komersial dan kinerja chip logika 3D skala besar .
• "Kepadatan setara" itu bernuansa. Huawei tidak mengklaim akan mengetsa transistor pada skala 1.4nm. Sebaliknya, mereka bertujuan untuk memasukkan jumlah transistor yang setara secara fungsional ke dalam area tertentu dengan membangun ke atas, sebuah perbedaan yang penting untuk perbandingan daya, panas, dan biaya dengan chip monolitik pada node canggih .

Intinya, Huawei telah mengusulkan pedoman pasca-Hukum Moore yang membingkai ulang perlombaan semikonduktor di sekitar desain 3D yang cerdas daripada supremasi litografis murni. Sementara chip Kirin 2026 akan menjadi ujian awal, tujuan akhir 2031 tetap merupakan taruhan jangka panjang yang bergantung pada pemecahan fisika ekstrem dari penumpukan logika 3D.

Apa Itu Hukum Skala Tau (τ)?

Hukum Skala Tau adalah pengganti yang diusulkan untuk Hukum Moore, yang secara historis didefinisikan dengan memasukkan lebih banyak transistor yang lebih kecil ke sepotong silikon datar. Tau (τ) menggeser tujuan dari meminimalkan ruang fisik antar transistor menjadi meminimalkan waktu yang dibutuhkan sinyal untuk melintasi sebuah chip .

Dengan mengoptimalkan waktu transit sinyal alih-alih penyusutan skala, kerangka kerja Tau bertujuan untuk meningkatkan kepadatan fungsional dan kinerja-per-watt pada tingkat seluruh sistem, menggabungkan transistor, interkoneksi, pengemasan, dan desain sistem sekaligus . Ide intinya adalah bahwa hambatan chip modern sering kali tentang pergerakan data, bukan hanya jumlah transistor, dan bahwa metrik ini dapat diatasi dengan inovasi arsitektur alih-alih fotolitografi yang lebih halus .

LogicFolding: Arsitektur 3D yang Mengakali EUV

LogicFolding adalah arsitektur silikon konkret yang dibangun di atas prinsip-prinsip skala Tau. Alih-alih meletakkan sirkuit logika chip pada satu lapisan planar, arsitektur ini "melipat" mereka menjadi dua atau tiga lapisan yang ditumpuk secara vertikal . Pendekatan ini memiliki dua efek kunci:

1. Ini memperpendek jalur kabel. Dengan memindahkan sirkuit ke dimensi ketiga, jarak fisik yang harus ditempuh sinyal listrik berkurang drastis. Ini menurunkan beban resistif-kapasitif (RC) dan meningkatkan kecepatan serta efisiensi daya secara keseluruhan .
2. Ini memasukkan lebih banyak transistor tanpa node yang lebih kecil. Huawei mengklaim metode penumpukan ini meningkatkan kepadatan transistor sekitar 55% dan meningkatkan efisiensi daya tanpa memerlukan presisi sub-atom dari alat EUV .

Yang krusial, peningkatan kepadatan ini tidak bergantung pada litografi canggih. Chip-chip tersebut dibuat pada simpul proses kelas 7nm yang matang di SMIC China, menggunakan sistem litografi ultraviolet dalam (DUV) yang sudah ada dan tidak diblokir oleh kontrol ekspor AS saat ini . Perusahaan menyatakan telah memproduksi massal 381 model chip selama enam tahun menggunakan teknik ko-optimasi dasar yang diperluas oleh LogicFolding .

Peta Jalan: Dari Chip Kirin 2026 ke Setara 1.4nm pada 2031

Huawei mempresentasikan peta jalan dua langkah yang konkret:

• Akhir 2026: Chip LogicFolding komersial pertama akan dikirimkan dalam system-on-a-chip (SoC) Kirin, kemungkinan untuk seri Mate 90, menggunakan desain dua lapis. Chip ini diproyeksikan mencapai kepadatan transistor 238 MTr/mm², angka yang membuatnya kira-kira setara dengan kinerja node kelas 3nm TSMC . Klaim performa awal mencakup kecepatan clock puncak 3.1GHz dan peningkatan efisiensi inti daya sebesar 40% .
• Pada 2031: Huawei berencana untuk memperkenalkan desain LogicFolding tiga lapis yang mencapai kepadatan transistor setara dengan proses kelas 1.4nm, target yang ingin dicapai TSMC sendiri pada tahun 2028 .

Respons Jensen Huang: Penilaian Ancaman yang Kontradiktif

CEO Nvidia Jensen Huang menanggapi pengungkapan Huawei dengan pesan dua bagian yang berkembang selama hari-hari berikutnya.

Tepat sebelum konferensi ISCAS, Huang telah mengakui dominasi Huawei di segmen pasar yang penting. Dia mengatakan kepada CNBC bahwa pembatasan ekspor AS telah membuat Nvidia mustahil untuk bersaing, menyatakan bahwa perusahaan telah "sebagian besar menyerahkan" pasar chip AI China kepada Huawei .

Pada pertanyaan langsung apakah LogicFolding merupakan ancaman bagi kepemimpinan pabrik TSMC, sikap publiknya menajam dan kemudian melunak. Laporan awal menunjukkan Huang menemukan kemampuan Huawei untuk mencapai kinerja AI yang kompetitif pada node 7nm yang matang sebagai "ancaman serius" bagi model bisnis yang bergantung pada pelanggan yang selalu membutuhkan node terbaru .

Namun, beberapa hari kemudian pada 29 Mei 2026, Huang memberikan vonis yang lebih meremehkan kepada wartawan di Taipei. "Ini adalah terobosan bagi Huawei, tapi ini bukan ancaman bagi TSMC," katanya. "TSMC telah menggunakan penumpukan die dan pengemasan 3D sudah berapa lama? Hampir 10 tahun. Jadi teknologi TSMC sangat maju." .

Cek Realitas: Peringatan di Balik Hype

Dengan segala keberanian strategisnya, visi Huawei datang dengan tanda bintang signifikan yang krusial untuk pandangan yang seimbang.

• Klaim Huawei belum terverifikasi. Peningkatan kepadatan transistor 55% yang dinyatakan adalah angka internal yang belum dikonfirmasi secara independen oleh perusahaan analisis chip pihak ketiga . Perusahaan ini mendeskripsikan kepadatan "setara 1.4nm" yang dicapai melalui arsitektur, bukan node litografis 1.4nm.
• Tantangan termal dan hasil produksi itu nyata. Menumpuk lapisan logika menghasilkan lebih banyak panas secara signifikan dalam volume yang lebih kecil, dan memastikan manufaktur bebas cacat di beberapa lapisan yang ditumpuk sangat sulit. Analis industri memperingatkan bahwa faktor-faktor ini dapat membatasi kelayakan komersial dan kinerja chip logika 3D skala besar .
• "Kepadatan setara" itu bernuansa. Huawei tidak mengklaim akan mengetsa transistor pada skala 1.4nm. Sebaliknya, mereka bertujuan untuk memasukkan jumlah transistor yang setara secara fungsional ke dalam area tertentu dengan membangun ke atas, sebuah perbedaan yang penting untuk perbandingan daya, panas, dan biaya dengan chip monolitik pada node canggih .

Intinya, Huawei telah mengusulkan pedoman pasca-Hukum Moore yang membingkai ulang perlombaan semikonduktor di sekitar desain 3D yang cerdas daripada supremasi litografis murni. Sementara chip Kirin 2026 akan menjadi ujian awal, tujuan akhir 2031 tetap merupakan taruhan jangka panjang yang bergantung pada pemecahan fisika ekstrem dari penumpukan logika 3D.