JawabanDipublikasikan20 sumber
Kirin 2026 menguji τ Scaling Huawei: daya turun di tengah kepadatan transistor yang naik
Huawei melaporkan kepadatan transistor Kirin 2026 naik sekitar 55%, dari kira kira 155 juta menjadi 238 juta transistor per mm². Pada NPU, beban 29 TOPS disebut dapat dijalankan dengan frekuensi clock 63% lebih rendah, tegangan turun dari 0,85 V menjadi 0,55 V, serta kepadatan daya sekitar 73% lebih rendah.
Diterbitkan olehDiedit dengan GPT-5.6 TerraGambar dibuat dengan GPT Image 2
Jawaban penelitian
Poin-poin penting
- Huawei melaporkan kepadatan transistor Kirin 2026 naik sekitar 55%, dari kira kira 155 juta menjadi 238 juta transistor per mm².
- Pada NPU, beban 29 TOPS disebut dapat dijalankan dengan frekuensi clock 63% lebih rendah, tegangan turun dari 0,85 V menjadi 0,55 V, serta kepadatan daya sekitar 73% lebih rendah.
- DSP menjadi pengingat penting: konsumsi daya totalnya diklaim turun 25%, tetapi kepadatan daya justru naik 24% karena luas area menyusut lebih cepat.
AI Perintah
openai.comCreate a landscape editorial hero image for this Studio Global article: How does He Tingbo’s September 2026 ChinaXiv paper on shipping-path Huawei Kirin 2026 silicon use measured results to support the Tau (τ) Sc. Article summary: The paper’s central empirical claim is not that stacking automatically cools logic, but that, in this implementation, folding reduced enough wiring and clock-distribution energy to more than offset higher device density.. Topic tags: general, academic, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, char
Studi He Tingbo menempatkan Kirin 2026 sebagai uji empiris pertama Huawei untuk pendekatan τ (tau) Scaling. Klaimnya bukan bahwa menumpuk logika secara vertikal akan otomatis mendinginkan chip. Argumennya lebih spesifik: melalui LogicFolding, jalur sinyal dan distribusi clock dapat dipendekkan sehingga chip yang lebih padat mampu menyelesaikan pekerjaan yang sama dengan daya lebih kecil.
Data yang tersedia berasal dari pengukuran yang dilaporkan Huawei dalam preprint perusahaan, bukan sertifikasi termal independen untuk keseluruhan paket chip. 1
4
Angka utama: kepadatan naik, daya turun pada performa setara
Huawei membandingkan Kirin 2026 dengan desain planar generasi sebelumnya. Kepadatan transistor dilaporkan naik dari sekitar 155 juta menjadi 238 juta transistor per mm², atau kira-kira 55%. Dalam pengujian dengan performa yang disetarakan, perusahaan melaporkan penurunan konsumsi daya sebesar: 1
2
- 66% pada NPU
- 58% pada GPU
- 41% pada inti performa CPU
Angka tersebut menjadi jawaban Huawei terhadap kekhawatiran bahwa logika 3D yang lebih rapat pasti menghasilkan chip lebih panas. Jika pekerjaan yang sama diselesaikan dengan daya lebih rendah, panas total yang perlu dibuang memang dapat lebih rendah pada titik operasi itu. Namun, kesimpulan tersebut tidak berarti setiap beban kerja, konfigurasi kemasan, atau titik panas lokal pasti akan lebih dingin. 1
6
Mengapa NPU mencatat penghematan terbesar
Pada beban yang sama, yakni 29 TOPS—satuan triliun operasi per detik untuk komputasi AI—Huawei menyebut NPU Kirin 2026 dapat berjalan dengan frekuensi clock 63% lebih rendah. Tegangannya turun dari 0,85 V menjadi 0,55 V, sementara kepadatan dayanya dilaporkan sekitar 73% lebih rendah. Pada mode yang mengutamakan performa, NPU tersebut diklaim dapat mencapai hingga 70 TOPS. 1
20
Logikanya, jalur kritis yang lebih pendek mengurangi waktu tempuh sinyal dan memberi ruang waktu (timing margin) bagi perancang. Margin itu bisa dipakai untuk menurunkan frekuensi dan—yang sangat penting—menurunkan tegangan tanpa mengorbankan throughput. Karena daya dinamis sangat dipengaruhi tegangan dan frekuensi, kombinasi keduanya dapat menghasilkan penghematan energi besar.
Namun, angka 70 TOPS juga memperlihatkan sisi lain τ Scaling: margin waktu yang sama dapat dibelanjakan untuk meningkatkan performa, bukan untuk menghemat energi. Jadi, τ Scaling bukan hukum otomatis bahwa konsumsi daya selalu turun.
GPU dan CPU: manfaatnya tidak sama besar
Untuk GPU, Huawei melaporkan kemampuan mempertahankan 61 fps dengan tegangan sekitar 200 mV lebih rendah, disertai penurunan daya 58% pada performa yang disetarakan. 3
21
NPU dan GPU bersifat sangat paralel serta banyak memindahkan data dan sinyal clock. Karakter ini membuat keduanya lebih berpeluang memperoleh manfaat ketika desain fisik memangkas interkoneksi panjang. Sebaliknya, inti performa CPU memiliki ketergantungan kontrol, cache, dan batas latensi yang lebih kompleks. Itu merupakan penjelasan teknis yang masuk akal atas penghematan CPU yang dilaporkan lebih kecil, yaitu 41%, tetapi bukan analisis sebab-akibat yang telah diverifikasi secara independen. 1
Cara kerja LogicFolding
Dalam LogicFolding, bagian dari rangkaian yang sebelumnya disusun secara planar didistribusikan ke lapisan aktif vertikal dan dihubungkan melalui hybrid bonding. Targetnya adalah mengubah sebagian koneksi horizontal yang panjang menjadi koneksi vertikal yang pendek. Huawei menggambarkan τ sebagai waktu propagasi sinyal pada jalur kritis, sedangkan LogicFolding adalah cara untuk menekan keterlambatan tersebut. 1
4
Menurut paper Huawei, panjang interkoneksi pada jalur yang dilipat biasanya berkurang 20%, dan dapat mencapai 70% pada jalur kritis. Dalam salah satu blok yang diteliti, panjang kabel clock turun 28% dan jumlah clock buffer berkurang dari sekitar 43.600 menjadi 19.000. 1
Dampaknya bukan hanya pada kecepatan. Kabel lebih pendek dan buffer lebih sedikit dapat mengurangi kapasitansi yang terus diisi dan dikosongkan, sehingga energi untuk interkoneksi dan distribusi clock juga dapat ditekan. Inilah jalur teknis yang dipakai Huawei untuk menghubungkan jalur kritis lebih pendek dengan kebutuhan tegangan serta daya yang lebih rendah.
Pitch hybrid bonding yang dilaporkan sebesar 1,5 μm serta sekitar 50 juta koneksi vertikal menunjukkan integrasi yang sangat rapat, bukan sekadar menumpuk beberapa die terpisah. Pitch yang lebih kecil secara teori memungkinkan lebih banyak koneksi dipindahkan ke arah vertikal, tetapi juga memperberat tantangan manufaktur dan desain. 14
Pengecualian DSP: daya total turun, kepadatan daya justru naik
DSP merupakan catatan terpenting bagi pembacaan yang terlalu optimistis. Implementasi folded awal dilaporkan menurunkan daya total 25%, tetapi meningkatkan kepadatan daya 24% karena luas area menyusut lebih cepat daripada daya yang dihemat. 20
22
Dua istilah ini perlu dibedakan:
- Daya total: jumlah Watt yang dikonsumsi sebuah blok.
- Kepadatan daya: jumlah Watt yang terkonsentrasi per satuan luas.
Kepadatan daya sangat penting untuk menilai hotspot dan batas termal lokal. Huawei menyebut target atau hasil lanjutan untuk DSP Kirin 2027 berupa penurunan daya 47% dan kepadatan daya di bawah baseline planar. Namun, itu harus diperlakukan sebagai hasil atau target generasi berikutnya, bukan bukti bahwa masalah DSP pada Kirin 2026 telah terselesaikan. 20
25
Apa yang didukung data—dan yang belum dibuktikan
Data tersebut mendukung satu proposisi yang cukup spesifik: pada implementasi ini dan beban kerja performa-setara yang diuji, penataan ulang topologi interkoneksi tampaknya memungkinkan kepadatan lebih tinggi sekaligus daya lebih rendah pada sejumlah blok penting. Ini membuka jalur peningkatan pasca-Moore tanpa harus langsung berpindah ke node litografi baru. 1
4
Namun, data itu belum membuktikan bahwa:
- setiap tumpukan logika 3D pasti lebih hemat daya atau lebih dingin;
- daya blok yang lebih rendah sama dengan evaluasi termal lengkap untuk seluruh paket chip;
- manfaatnya akan identik pada beban berkelanjutan, suhu lingkungan berbeda, atau pengaturan frekuensi lain;
- penyusutan pitch bonding di masa depan akan memiliki yield produksi dan biaya yang memadai.
Huawei menempatkan τ sebagai variabel desain utama: waktu propagasi sinyal yang lebih pendek memberi lebih banyak pilihan antara efisiensi daya dan performa. Tetapi apabila seluruh timing margin dipakai untuk menaikkan frekuensi, manfaat energi dan termalnya bisa menyusut atau bahkan hilang.
Tantangan teknis juga tetap berat, mulai dari wafer warpage, penyelarasan lapisan dengan presisi sangat tinggi, dampak cacat dan yield pada bonding pitch yang makin rapat, power delivery, integritas sinyal, hingga perangkat EDA yang harus mengoptimalkan kendala termal, listrik, dan fisik secara bersamaan. Karena itu, Kirin 2026 adalah indikasi menarik bahwa integrasi 3D dapat dipakai untuk efisiensi energi—bukan bukti final bahwa masalah panas pada logika 3D sudah terpecahkan. 1
6
Studio Global AI
Lanjutkan penelitian Anda
Halaman ini berisi jawaban yang didukung sumber yang dapat Anda lanjutkan di dalam Studio Global.
Orang-orang juga bertanya
Apa jawaban singkat untuk "Kirin 2026 menguji τ Scaling Huawei: daya turun di tengah kepadatan transistor yang naik"?
Huawei melaporkan kepadatan transistor Kirin 2026 naik sekitar 55%, dari kira kira 155 juta menjadi 238 juta transistor per mm².
Apa poin penting yang harus divalidasi terlebih dahulu?
Huawei melaporkan kepadatan transistor Kirin 2026 naik sekitar 55%, dari kira kira 155 juta menjadi 238 juta transistor per mm². Pada NPU, beban 29 TOPS disebut dapat dijalankan dengan frekuensi clock 63% lebih rendah, tegangan turun dari 0,85 V menjadi 0,55 V, serta kepadatan daya sekitar 73% lebih rendah.
Apa yang harus saya lakukan selanjutnya dalam latihan?
DSP menjadi pengingat penting: konsumsi daya totalnya diklaim turun 25%, tetapi kepadatan daya justru naik 24% karena luas area menyusut lebih cepat.
Sumber
arxiv.orgHuawei's 𝜏 Chip Was Supposed to Melt? - arXiv
huawei.comHUAWEI Presents the Tau (τ) Scaling Law, Enabling ...
trendforce.com[News] Huawei Addresses Tau Scaling Heat Concerns as Kirin 2026 Tests Show ~55% Higher Density but Lower Power
en.sedaily.comHuawei Rebuts Overheating Doubts Over Tau Scaling Law Chips