TSMC का CoWoS 99% यील्ड पर पहुंचा, AI की बाधा अब HBM और ABF सब्सट्रेट पर शिफ्ट — 2029 तक 14x रेटिकल पैकेज

OCP APAC शिखर सम्मेलन (11 अगस्त, 2026) में TSMC के एडवांस्ड पैकेजिंग टेक्नोलॉजी और सर्विसेज के उपाध्यक्ष जून हे (何军) ने कंपनी की CoWoS तकनीक की नवीनतम स्थिति, यील्ड डेटा, सप्लाई बाधाओं और एक बहु-वर्षीय रेटिकल आकार रोडमैप का खुलासा किया। यहां प्रमुख पहलुओं का विवरण दिया गया है।

यील्ड उपलब्धि: 5.5x रेटिकल CoWoS पर 98-99%

TSMC का 5.5x रेटिकल-साइज़ CoWoS, जो दुनिया का सबसे बड़ा चिप-ऑन-वेफर-ऑन-सब्सट्रेट पैकेज है, ने कई AI ग्राहक उत्पादों पर 98% से अधिक यील्ड हासिल की है, और कुछ मामलों में यह 99% तक पहुंच गई है । 99% का आंकड़ा विशिष्ट, अनुकूलित उत्पादों पर लागू होता है। कंपनी सामान्य उत्पादन बेसलाइन को "98% से ऊपर स्थिर" बताती है । यह एक महत्वपूर्ण तकनीकी मील का पत्थर है — CoWoS अब अपने बड़े मल्टी-डाई, मल्टी-HBM-स्टैक कॉन्फ़िगरेशन के बावजूद, मोनोलिथिक-क्लास यील्ड के साथ उच्च-मात्रा विनिर्माण (HVM) में है।

शेष आपूर्ति बाधाएं: मेमोरी और ABF सब्सट्रेट

जून हे ने स्पष्ट रूप से संकेत दिया कि बाधा अब TSMC की अपनी CoWoS क्षमता से हटकर आपूर्ति श्रृंखला में ऊपर की ओर बढ़ रही है:

• HBM मेमोरी: तीनों प्रमुख DRAM विक्रेताओं (SK हाइनिक्स, सैमसंग, माइक्रोन) से 2026 के लिए HBM की आपूर्ति लगभग पूरी तरह से बिक चुकी है । HBM4E 12-स्टैक पर अतिरिक्त यील्ड जोखिम है, और उद्योग में चर्चा है कि कुछ ग्राहक 8-स्टैक कॉन्फ़िगरेशन पर वापस जा सकते हैं, जिससे प्रति पैकेज प्रभावी मेमोरी लगभग 33% कम हो जाएगी ।
• ABF (Ajinomoto Build-up Film) सब्सट्रेट: ABF सब्सट्रेट उच्च-लेयर-काउंट फ्लिप-चिप पैकेजों के लिए महत्वपूर्ण अड़चन बने हुए हैं। TSMC की अपनी CoWoS क्षमता 2026 और 2027 के अधिकांश समय के लिए पूरी तरह से आवंटित है, जिसमें AI पैकेजिंग ऑर्डर के लिए लीड टाइम 52-78 सप्ताह है । ABF सब्सट्रेट की अपर्याप्तता एक प्रमुख संरचनात्मक बाधा है जो CoWoS लाइन की उपलब्धता की परवाह किए बिना, TSMC द्वारा भेजे जा सकने वाले पैकेजों की संख्या को सीमित करती है ।

स्केलिंग योजनाएं: 5.5x से 14x रेटिकल तक (2028-2029)

TSMC ने लगभग "एक पीढ़ी प्रति वर्ष" की दर से एक आक्रामक रेटिकल-साइज़ रोडमैप तैयार किया है:

माइलस्टोन	रेटिकल आकार	अनुमानित पैकेज क्षेत्र	समयरेखा
वर्तमान HVM	5.5x	~4,720 mm²	अब (2026)
अगला कदम	9.5x	~8,150 mm²	2027
लक्ष्य	14x	~12,000 mm²	2028-2029

14x रेटिकल CoWoS में एक ही पैकेज में लगभग 10 बड़े कंप्यूट डाई और 20 HBM मेमोरी स्टैक को इंटीग्रेट करने की उम्मीद है, जो प्रभावी रूप से पैकेज को एक सिस्टम-स्तरीय कंप्यूट सब्सट्रेट में बदल देगा । कुछ स्रोत 2028 को 14x रेटिकल के लिए बताते हैं, जबकि अन्य (जून हे की प्रस्तुति सहित) वाणिज्यिक उत्पादन के लिए 2029 का संदर्भ देते हैं। यह विसंगति संभवतः 2028 टेप-आउट / 2029 वॉल्यूम रैंप को दर्शाती है ।

स्केलिंग के लिए प्रमुख तकनीकी चुनौतियां

14x रेटिकल (और उससे आगे) तक स्केल करने में कई भौतिक और प्रक्रिया बाधाएं शामिल हैं:

• वारपेज/मैकेनिकल स्ट्रेस: बड़े पैकेज क्षेत्र से इंटरपोज़र, सब्सट्रेट और डाई स्टैक में महत्वपूर्ण झुकाव और तनाव पैदा होता है, जिसके लिए उन्नत सामग्री और प्रक्रिया नियंत्रण की आवश्यकता होती है ।
• सिग्नल इंटीग्रिटी और इंटरकनेक्ट घनत्व: 3 गुना बड़े फुटप्रिंट पर उच्च-बैंडविड्थ, कम-लेटेंसी कनेक्शन बनाए रखने के लिए माइक्रो-बम्प्स, सिलिकॉन वायर्स (TSVs) और रेडिस्ट्रीब्यूशन लेयर्स में प्रगति की आवश्यकता है ।
• पावर डिलीवरी और थर्मल मैनेजमेंट: ~10 बड़े कंप्यूट डाई और 20 HBM स्टैक वाले 14x पैकेज में अत्यधिक उच्च बिजली की खपत होगी, जिसके लिए नवीन कूलिंग समाधान और पावर-डिस्ट्रीब्यूशन नेटवर्क की आवश्यकता होगी ।
• लिथोग्राफी स्टिचिंग: एकल रेटिकल शॉट से बड़े पैकेजों को सटीक मल्टी-शॉट स्टिचिंग की आवश्यकता होती है, जो पैमाने पर यील्ड के लिए एक प्रमुख विनिर्माण चुनौती है ।
• सब्सट्रेट उपलब्धता: बड़े पैकेजों के लिए बड़े, उच्च-लेयर-काउंट ABF सब्सट्रेट की आवश्यकता होती है — वही घटक जो पहले से ही सबसे कम आपूर्ति में है ।

TSMC का मानना है कि वेफर-लेवल CoWoS (पैनल-लेवल पैकेजिंग के विपरीत) इन सबसे बड़े इंटरकनेक्ट के लिए सबसे अच्छा तरीका है, क्योंकि पैनल-लेवल तकनीकें अभी तक CoWoS के इंटरकनेक्ट घनत्व से मेल नहीं खा सकती हैं ।

प्रतिस्पर्धी स्थिति: Intel vs. TSMC

TSMC के OCP APAC खुलासे सीधे Intel के पैकेजिंग प्रयासों के विपरीत हैं:

• यील्ड गैप: कई उद्योग स्रोतों की रिपोर्ट है कि Intel की प्रतिस्पर्धी EMIB-T (Embedded Multi-Die Interconnect Bridge) एडवांस्ड पैकेजिंग तकनीक अभी भी 90% यील्ड के लिए प्रयासरत है, जबकि TSMC का CoWoS पहले ही HVM में 98% पार कर चुका है । पैमाने पर यह 8+ प्रतिशत अंकों का अंतर है।
• रेटिकल-साइज़ रोडमैप: TSMC का लक्ष्य 2028-2029 तक 14x रेटिकल (~12,000 mm²) है। Intel ने समान समयसीमा पर सार्वजनिक रूप से 12x रेटिकल पैकेज का वादा किया है, जिससे TSMC लक्ष्य क्षेत्र में लगभग 15-20% बड़ा हो गया है ।
• क्षमता और पारिस्थितिकी तंत्र: TSMC ने 2025 में CoWoS क्षमता में 106% का विस्तार किया और पैकेजिंग विस्तार को आंशिक रूप से निधि देने के लिए 2026 के CapEx को रिकॉर्ड $60-64 बिलियन तक बढ़ा दिया । CoWoS की क्षमता 2027 तक पूरी तरह से बिक चुकी है, जिसका अर्थ है कि TSMC के ग्राहक (Nvidia, AMD, Broadcom, आदि) TSMC के पैकेजिंग पारिस्थितिकी तंत्र में बंद हैं — एक संरचनात्मक खाई ।
• Intel की स्थिति: Intel का फाउंड्री पैकेजिंग व्यवसाय (EMIB-T सहित) अभी भी यील्ड-रैंप चरण में है और अभी तक तुलनीय उत्पादन पैमाना हासिल नहीं कर पाया है। यील्ड और क्षमता का अंतर意味着 TSMC निकट भविष्य के लिए उच्च-स्तरीय AI एक्सेलरेटर के लिए प्रमुख एडवांस्ड-पैकेजिंग आपूर्तिकर्ता बना रहेगा।

निष्कर्ष

TSMC के 5.5x रेटिकल CoWoS ने 98-99% HVM यील्ड हासिल कर ली है, जिससे AI चिप सप्लाई की बाधा TSMC की अपनी पैकेजिंग लाइनों से हटकर HBM मेमोरी और ABF सब्सट्रेट सप्लाई पर आ गई है। कंपनी 2028-2029 तक 14x रेटिकल (~12,000 mm²) तक स्केल करने की योजना बना रही है, जो ~10 कंप्यूट डाई और 20 HBM स्टैक को इंटीग्रेट करने में सक्षम होगा — लेकिन इसे महत्वपूर्ण यांत्रिक, थर्मल और सब्सट्रेट चुनौतियों का सामना करना पड़ेगा। Intel के EMIB-T (अनुमानित ~90% यील्ड) की तुलना में, TSMC के पास AI के लिए एडवांस्ड पैकेजिंग में एक कमांडिंग यील्ड, स्केल और क्षमता की बढ़त है।