Kirin 9030 Pro के अंदर की कहानी: स्टील लैब की पहली जांच से चीन की सबसे उन्नत चिप के बारे में क्या पता चला

इससे भी अधिक चौंकाने वाली बात है स्थानीय मेटल पिच। SMIC N+3 ने 32.5 nm की न्यूनतम मेटल पिच (M0) हासिल की—जो इंटेल की 18A प्रक्रिया पर बने और अभी बाजार में उपलब्ध पैंथर लेक प्रोसेसर में पाई गई 36 nm पिच से लगभग 10% अधिक सघन है । SemiAnalysis ने सावधानीपूर्वक स्पष्ट किया कि यह एक चुनिंदा आंकड़ा है और पूरी प्रक्रिया की समग्र बराबरी का प्रतिनिधित्व नहीं करता ।

यह सब बिना किसी EUV उपकरण के हासिल किया गया, जो पूरी तरह से आक्रामक डीप अल्ट्रावॉयलेट (DUV) मल्टी-पैटर्निंग और डिजाइन-टेक्नोलॉजी को-ऑप्टिमाइजेशन (DTCO) पर निर्भर था । यह नतीजा एक वास्तविक इंजीनियरिंग उपलब्धि है, लेकिन SemiAnalysis इसकी भारी कीमत पर जोर देता है: अत्यधिक प्रक्रिया जटिलता, कम यील्ड (उत्पादन क्षमता), और भारी खर्च के कारण N+3, परिपक्वता या लागत में TSMC N6 की बराबरी नहीं कर सकती ।

रिपोर्ट लगातार N+3 को SMIC की तीसरी पीढ़ी की 7nm-श्रेणी की प्रक्रिया बताती है, न कि कोई वास्तविक 5nm नोड । दिसंबर 2025 में TechInsights की एक पुरानी जांच ने भी इसी तरह के निष्कर्ष की पुष्टि की थी, जिसमें N+3 को लगभग 6nm-श्रेणी के घनत्व वाला और TSMC व सैमसंग के वास्तविक 5nm नोड्स से नीचे बताया गया था ।

प्रदर्शन: मौजूदा फ्लैगशिप से करीब तीन साल पीछे

SemiAnalysis के बेंचमार्क विश्लेषण ने किरिन 9030 प्रो को मौजूदा फ्लैगशिप SoCs से लगभग तीन साल पीछे आंका है—हालांकि कई मामलों में यह अंतर और भी बड़ा दिखता है ।

CPU

• 2.75 GHz पर क्लॉक्ड टाइशान v124 प्राइम कोर का इंस्ट्रक्शन-पर-क्लॉक (IPC) प्रदर्शन 2021 के Arm Cortex-X2 के बराबर है ।
• 2020 का Apple M1 फायरस्टॉर्म कोर आज भी IPC में 35% आगे है। नवीनतम Apple M5 P-कोर IPC में 60% अधिक है और पूर्ण प्रदर्शन में 2.7 गुना तेज है ।
• किरिन 9030 प्रो का Geekbench 6 स्कोर लगभग 1,131 सिंगल-कोर / 4,277 मल्टी-कोर है, जो स्नैपड्रैगन 8 एलीट जेन 5 से सिंगल-कोर में 300% और मल्टी-कोर में 245% से अधिक पीछे है ।

GPU

• इन-हाउस मैलून 935 GPU मोटे तौर पर 2022 के फ्लैगशिप स्तर से मेल खाता है और 3DMark वाइल्ड लाइफ एक्सट्रीम में स्नैपड्रैगन 8+ जेन 1 से थोड़ा आगे है ।
• मौजूदा स्नैपड्रैगन 8 एलीट जेन 5 के मुकाबले, यह अंतर 2.4 से 2.6 गुना तक चौड़ा हो जाता है ।

ऊर्जा दक्षता
दक्षता का अंतर कच्चे प्रदर्शन से भी अधिक चौड़ा है। SemiAnalysis ने एक कठोर तुलना प्रस्तुत की: Apple का कम-शक्ति वाला दक्षता कोर लगभग 1W बिजली खींचते हुए हुआवेई के 4.5W खपत वाले प्राइम कोर की तुलना में 20% अधिक इन्टिजर प्रदर्शन देता है । SemiAnalysis का तर्क है कि इस अंतर की जड़ डिजाइन क्षमता नहीं है—हुआवेई का कोर डिजाइन उद्योग जगत की आखिरी पीढ़ी के नेताओं के स्तर का है—बल्कि यह विनिर्माण की कमी है। Apple और क्वालकॉम TSMC N4 और N3P पर चल रहे हैं, जो उन्हें वोल्टेज-फ्रीक्वेंसी कर्व में मूलभूत लाभ देता है, जिसे SMIC DUV-आधारित N+3 के साथ हासिल नहीं कर सकता ।

लॉजिकफोल्डिंग: हुआवेई की प्रतिबंधों को पार करने की रणनीति

SemiAnalysis, हुआवेई की लॉजिकफोल्डिंग पहल को EUV लिथोग्राफी से वंचित किए जाने की सीधी रणनीतिक प्रतिक्रिया के रूप में पेश करता है—यह पारंपरिक ट्रांजिस्टर सिकुड़न से हटकर 3D स्टैकिंग को प्राथमिक स्केलिंग वेक्टर बनाने की दिशा में एक बदलाव है । हुआवेई ने 25 मई, 2026 को शंघाई में IEEE ISCAS 2026 सम्मेलन में इस आर्किटेक्चर का सार्वजनिक विवरण दिया ।

टाउ (τ) स्केलिंग नियम
हुआवेई के हे टिंगबो ने टाउ स्केलिंग नियम को मूर के नियम के विकल्प के रूप में प्रस्तावित किया। ज्यामितीय ट्रांजिस्टर स्केलिंग के बजाय, यह वर्टिकल इंटीग्रेशन और सघन डाई-टू-डाई इंटरकनेक्ट के माध्यम से सिग्नल ट्रांजिट समय को कम करने पर ध्यान केंद्रित करता है ।

लॉजिकफोल्डिंग आर्किटेक्चर
लॉजिकफोल्डिंग, डिजिटल, एनालॉग और मेमोरी सर्किट को सक्रिय परतों में लंबवत रूप से स्टैक करता है, और डाई के आर-पार क्रिटिकल पाथ को छोटा करने के लिए उन्नत हाइब्रिड बॉन्डिंग का उपयोग करता है । हुआवेई का दावा है कि इससे एक निश्चित प्रक्रिया नोड पर ट्रांजिस्टर घनत्व में 55% की वृद्धि और ऊर्जा दक्षता में 41% का सुधार होता है । कंपनी का कहना है कि इन सिद्धांतों का उपयोग करके 381 चिप्स पिछले छह वर्षों में पहले ही बड़े पैमाने पर उत्पादित की जा चुकी हैं ।

रोडमैप बिना EUV के 2031 तक 1.4 nm-श्रेणी के बड़े पैमाने पर उत्पादन का लक्ष्य रखता है । आगामी किरिन 2026 SoC (2026 की पतझड़ में आ रहा है) से लगभग 238 MTr/mm² तक पहुंचने की उम्मीद है, जो इंटेल 18A के घनत्व से मेल खाता है, और इसकी परफॉरमेंस कोर फ्रीक्वेंसी 3.1 GHz होगी । इसके बाद के वार्षिक संस्करण 3.39 GHz (2027), 3.71 GHz (2028), और 3.97 GHz (2029) पर नियोजित हैं । SemiAnalysis ने यह भी नोट किया है कि हुआवेई की हाइब्रिड बॉन्डिंग पिच 2026 की चिप के लिए पहले से ही 1.5 µm पर है और अगले साल यह 1 µm तक सिकुड़ जाएगी, जो इसे प्रतिस्पर्धियों की तुलना में 16–36 गुना सघन इंटरकनेक्ट देती है ।

चेतावनियां
SemiAnalysis चेतावनी देता है कि हुआवेई का अपना तकनीकी पेपर बताता है कि असेंड AI एक्सेलेरेटर श्रृंखला के लिए सघन 3D लॉजिकफोल्डिंग 2030 के आसपास तक खिसक सकती है, और निकट भविष्य की असेंड चिप्स 2.5D पैकेजिंग और चिपलेट्स पर ही रहेंगी । इससे एक विभाजित समयरेखा बनती है: उपभोक्ता किरिन SoCs पहले लॉजिकफोल्डिंग आर्किटेक्चर का परीक्षण करते हैं, जबकि हाई-एंड AI चिप्स कई वर्षों तक पीछे रहती हैं । जांच रिपोर्ट सावधान करती है कि हालांकि N+3 के व्यक्तिगत मानक प्रभावशाली हैं, मूलभूत प्रक्रिया की कमी अभी भी बहुत बड़ी है, जिससे लॉजिकफोल्डिंग एक आवश्यक लेकिन अप्रमाणित दीर्घकालिक जुआ बन जाती है ।