Google अपने अगले TPU में AMD के CPU कोर लगाने पर विचार कर रहा है — और यह AI चिप डिज़ाइन की दिशा बदल सकता है

अगस्त 2026 के मध्य में SemiAnalysis ने 'मार्केट चैटर' (बाजार में चर्चा) का हवाला देते हुए रिपोर्ट किया कि Google अपने TPU के v10 जनरेशन के लिए AMD के साथ काम कर रहा है । अगर यह सच है, तो यह सहयोग कस्टम AI ASIC प्रोग्राम में AMD की पहली बड़ी भागीदारी होगी — और यह सिर्फ सप्लाई चेन में बदलाव से कहीं बड़ा संकेत है: शुद्ध मैट्रिक्स AI एक्सेलेरेटर्स के युग का अंत शुरू हो रहा है ।

Google–AMD TPU v10 साझेदारी की रिपोर्ट

SemiAnalysis की रिपोर्ट, जिसे Tom's Hardware ने भी उठाया, के अनुसार Google एक हाइब्रिड AI ASIC की खोज कर रहा है जो उसकी मालिकाना एक्सेलेरेटर तकनीक के साथ-साथ AMD के CPU कोर को ऑन-पैकेज इंटीग्रेट कर सकता है । विश्लेषकों का मानना है कि Google AMD की एडवांस्ड पैकेजिंग, 3D-इंटीग्रेशन (SoIC) तकनीक और CPU-हैवी वर्कलोड के लिए उसके CPU कोर डिज़ाइन में दिलचस्पी रखता है ।

संदर्भ ज़रूरी है। Broadcom Google का पारंपरिक TPU को-डिज़ाइन पार्टनर बना हुआ है, जिसके साथ मार्च 2026 में v8 से v11 तक की पीढ़ियों को कवर करने वाला पांच साल का सहयोग समझौता हुआ था । MediaTek मौजूदा Ironwood (TPU v7x) जनरेशन के लिए I/O और मैन्युफैक्चरिंग कोऑर्डिनेशन संभाल रहा है । AMD की भागीदारी v10 जनरेशन के एक प्रोजेक्ट तक सीमित दिखती है — जरूरी नहीं कि यह Broadcom का पूर्ण प्रतिस्थापन हो, हालांकि Broadcom के Ironwood CoWoS आउटपुट में लगभग 32,000 वेफर्स की कटौती की खबर है ।

अलग से, Google कथित तौर पर TSMC से अलग होने के लिए v10 (कोडनेम 'Ice Fish') के कंपोनेंट प्रोडक्शन के लिए Samsung Foundry पर भी विचार कर रहा है , और Marvell के साथ अन्य कस्टम AI चिप्स के लिए बातचीत के अंतिम चरण में है ।

महत्वपूर्ण चेतावनी: Google या AMD द्वारा किसी बात की पुष्टि नहीं की गई है। SemiAnalysis की रिपोर्ट एक बाजार चर्चा है, कोई आधिकारिक घोषणा नहीं, और AMD प्रोजेक्ट एक विशिष्ट SKU, एक प्रायोगिक रास्ता, या विविधीकरण के लिए एक हेज हो सकता है ।

एजेंटिक AI और रीइन्फोर्समेंट लर्निंग के लिए हाइब्रिड चिप्स क्यों ज़रूरी हैं

शुद्ध मैट्रिक्स ASIC से हटकर हाइब्रिड चिप की ओर बढ़ना AI वर्कलोड की बदलती प्रकृति — विशेष रूप से रीइन्फोर्समेंट लर्निंग (RL) और एजेंटिक AI — का सीधा आर्किटेक्चरल जवाब है।

एजेंटिक AI CPU-बाउंड है, GPU-बाउंड नहीं

पारंपरिक बैच इन्फ्रेंस लगभग पूरी तरह GPU-बाउंड होता है: प्रॉम्प्ट जाता है, GPU फॉरवर्ड पास चलाता है, टोकन वापस आते हैं । एजेंटिक AI वर्कलोड मौलिक रूप से अलग होते हैं। ऑर्केस्ट्रेशन, प्लानिंग, टूल कॉलिंग, सैंडबॉक्स एक्ज़ीक्यूशन और एनवायरनमेंट इंटरैक्शन — ये सब GPU के बजाय CPU पर चलते हैं ।

एक अकादमिक अध्ययन में पाया गया कि टूल-डॉमिनेटेड एजेंटिक AI वर्कलोड CPU पर टूल प्रोसेसिंग के कारण गंभीर रूप से बाधित होते हैं, जो एंड-टू-एंड लेटेंसी का 88% तक खपत कर सकता है । Akash Borate के एक अलग विश्लेषण ने यह संख्या और भी अधिक बताई — 90.6% तक ।

CPU:GPU अनुपात तेज़ी से बदल रहा है

AI ट्रेनिंग क्लस्टर्स में CPU-to-GPU अनुपात लगभग 1:7 या 1:8 होता है । जैसे-जैसे वर्कलोड इन्फ्रेंस की ओर शिफ्ट होते हैं, यह घटकर 1:3 या 1:4 हो जाता है । एजेंटिक डिप्लॉयमेंट के लिए, Intel ने अपनी Q1 2026 कमाई कॉल में खुलासा किया कि कुछ ग्राहक पहले से ही प्रति GPU चार CPUs चला रहे हैं — कुछ क्लस्टर्स में 1:1 का अनुपात ।

Morgan Stanley को 2030 तक इस बदलाव से CPU बाजार में $32.5–$60 बिलियन की अतिरिक्त वृद्धि का अनुमान है । AMD ने स्वयं तर्क दिया है कि एजेंटिक AI एक GPU-केंद्रित इन्फ्रेंस वर्कलोड नहीं है, बल्कि एक विषम (हेटेरोजीनियस) एंड-टू-एंड वर्कफ़्लो है जिसके लिए ऑर्केस्ट्रेशन और सैंडबॉक्स एक्ज़ीक्यूशन के लिए उच्च कोर घनत्व और उच्च थ्रेड काउंट वाले CPUs की आवश्यकता होती है ।

रीइन्फोर्समेंट लर्निंग में टाइट सैंडबॉक्स लूप्स की मांग

RL ट्रेनिंग — विशेष रूप से एजेंटिक मॉडल के लिए — सैंडबॉक्स एक्ज़ीक्यूशन, एनवायरनमेंट सिमुलेशन, रिवॉर्ड कंप्यूटेशन और पॉलिसी अपडेट के बार-बार चक्रों की मांग करती है। इन लूपों में पर्याप्त CPU-साइड ऑर्केस्ट्रेशन शामिल होता है जो शुद्ध मैट्रिक्स एक्सेलेरेटर्स पर कुशलतापूर्वक मैप नहीं होता है।

Nvidia का Vera (88-कोर Olympus डिज़ाइन) और Intel का Xeon 6+ दोनों को इस 'टाइट रीइन्फोर्समेंट लर्निंग सैंडबॉक्स लूप' पैटर्न के लिए ऑप्टिमाइज़ किया जा रहा है । हार्डवेयर उद्योग एक साझा अंतर्दृष्टि पर एकत्रित हो रहा है: भविष्य के AI एक्सेलेरेटर शुद्ध मैट्रिक्स इंजन नहीं होंगे।

Google का हाइब्रिड TPU v10 एक प्रमुख संकेतक के रूप में

AMD के CPU कोर को सीधे TPU पैकेज पर इंटीग्रेट करके, Google इन CPU-हैवी एजेंटिक लूप्स के लिए PCIe बाधाओं को खत्म कर सकता है, लेटेंसी कम कर सकता है, और 'टूल कॉल → एनवायरनमेंट स्टेप → अपडेट पॉलिसी' चक्र को एक ही कसकर जुड़े डाई पर संभाल सकता है। यह इस अंतर्दृष्टि का हार्डवेयर अवतार है कि भविष्य के AI सिस्टम हेटेरोजीनियस सिस्टम-ऑन-पैकेज डिज़ाइन होंगे जो वर्कलोड चरण के आधार पर कंप्यूट प्रकारों को मिलाते हैं।

व्यापक निहितार्थ

क्षेत्र	इसका क्या अर्थ है
आर्किटेक्चर	AI ASICs शुद्ध मैट्रिक्स एक्सेलेरेटर्स से हाइब्रिड CPU+एक्सेलेरेटर चिपलेट्स में विकसित हो रहे हैं।
वर्कलोड संकेत	RL और एजेंटिक AI में डेंस ट्रेनिंग की तुलना में मौलिक रूप से भिन्न कंप्यूट प्रोफाइल (ब्रांचिंग, टूल कॉल्स, ऑर्केस्ट्रेशन) हैं — उन्हें CPU कोर की ज़रूरत है, सिर्फ अधिक GPU FLOPs की नहीं।
सप्लाई चेन	Google अपनी TPU साझेदारियों को Broadcom, MediaTek, Marvell और अब AMD में विभाजित कर रहा है, जिससे एकल-विक्रेता निर्भरता कम हो रही है और विशेष IP तक पहुंच बढ़ रही है।
बाजार प्रभाव	AMD को पहली बार कस्टम AI ASICs में प्रवेश मिल रहा है। Nvidia को GPU प्रतिस्पर्धियों और इस हाइब्रिड ASIC प्रवृत्ति दोनों से आर्किटेक्चरल दबाव का सामना करना पड़ रहा है।

निचली पंक्ति

Google द्वारा कथित तौर पर अपने TPU v10 में CPU कोर डालना कोई सामान्य बदलाव नहीं है — यह एक मान्यता है कि 2028 का AI एक्सेलेरेटर 2024 के एक्सेलेरेटर से बहुत अलग दिखेगा। एजेंटिक AI और रीइन्फोर्समेंट लर्निंग कंप्यूट आर्किटेक्चर के नियमों को फिर से लिख रहे हैं, और जो चिप एक सेकंड में हज़ार बार टूल-कॉलिंग लूप को संभालेगी, उसे उस चिप से अलग बनाया जाना चाहिए जो एक बड़ा मैट्रिक्स गुणा करती है।

अगर SemiAnalysis की चर्चा सही है, तो Google और AMD उस चिप को अभी बना रहे हैं।