Liao Heng का दावा है कि ट्रांजिस्टर को लगातार छोटा करने, प्रोसेसर को बड़ा बनाने और अधिक HBM जोड़ने की रणनीति अंततः क्षेत्रफल, ऊर्जा, गर्मी, इंटरकनेक्ट और निर्माण से जुड़ी भौतिक सीमाओं से टकराएगी। [2][3] Nvidia के बढ़ते AI एक्सेलेरेटर और उनसे जुड़ी अधिक हाई बैंडविड्थ मेमोरी को Liao ने इस चुनौती का उदाहरण बताया। [42]...
शोध उत्तर

Create a landscape editorial hero image for this Studio Global article: What did Huawei Fellow and chief semiconductor scientist Liao Heng argue about the physical limits facing Western chipmakers such as Nvidia,. Article summary: Liao’s core claim was that the Western industry’s established route—ever smaller transistors, ever larger processors, and more attached memory—will eventually hit hard physical limits.. Topic tags: general web, ai, workflow, code, regulation. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers, clickbait thumbna
Huawei Fellow और मुख्य सेमीकंडक्टर वैज्ञानिक Liao Heng का मूल तर्क यह है कि पश्चिमी चिप उद्योग का पारंपरिक रास्ता—ट्रांजिस्टर को लगातार छोटा करना, प्रोसेसर में अधिक ट्रांजिस्टर भरना और उसके आसपास अधिक मेमोरी जोड़ना—हमेशा प्रदर्शन बढ़ाने का भरोसेमंद तरीका नहीं रह सकता। उनके अनुसार, यह रणनीति अंततः कठोर भौतिक सीमाओं से टकराएगी। Huawei इसके बजाय चिप और पूरे कंप्यूटिंग सिस्टम में डेटा तथा सिग्नल के प्रवाह को तेज करने पर जोर दे रही है।
Liao ने Nvidia, TSMC, Intel और Samsung जैसी कंपनियों के लिए ट्रांजिस्टर स्केलिंग की सीमाओं की ओर इशारा किया। उनका कहना है कि केवल ट्रांजिस्टर का आकार घटाकर और अधिक कंप्यूटिंग क्षमता एक ही चिप या पैकेज में जोड़कर प्रदर्शन को अनिश्चितकाल तक बढ़ाना संभव नहीं होगा।
Nvidia के AI एक्सेलेरेटर इस बदलाव का स्पष्ट उदाहरण हैं। इन चिपों के प्रोसेसर डाई या पैकेज लगातार बड़े हो रहे हैं और उनके साथ हाई-बैंडविड्थ मेमोरी यानी HBM की मात्रा भी बढ़ रही है। लेकिन चिप और मेमोरी का आकार बढ़ाने से कई नई अड़चनें पैदा होती हैं—जैसे पैकेज का क्षेत्रफल, बिजली की खपत, गर्मी निकालना, इंटरकनेक्ट की जटिलता और बड़े पैमाने पर निर्माण की कठिनाई।
Liao ने इस संभावित सीमा को पार करने के बाद आने वाली स्थिति के लिए ‘एवलांच’ यानी हिमस्खलन जैसा रूपक इस्तेमाल किया। हालांकि, यह उनका आकलन है, उद्योग की सर्वमान्य राय नहीं। स्वतंत्र विशेषज्ञ इस बात पर अलग-अलग मत रखते हैं कि Huawei का विकल्प वास्तव में कितना नया या प्रभावशाली साबित होगा।
अमेरिकी प्रतिबंधों ने Huawei की उन्नत चिप निर्माण आपूर्ति-श्रृंखला तक पहुंच सीमित कर दी है। इसमें ASML की अत्याधुनिक लिथोग्राफी प्रणालियां भी शामिल हैं, जिनका इस्तेमाल सबसे उन्नत प्रक्रिया-नोड पर चिप बनाने में किया जाता है। ऐसे में केवल नवीनतम विनिर्माण तकनीक हासिल करने की दौड़ Huawei के लिए कम व्यवहार्य हो गई।
इसी वजह से Huawei ने ध्यान का केंद्र बदलने का प्रस्ताव रखा है: सवाल सिर्फ यह नहीं होना चाहिए कि ट्रांजिस्टर कितना छोटा बनाया जा सकता है, बल्कि यह भी कि कंप्यूटिंग सिस्टम के भीतर सूचना कितनी तेजी से आगे बढ़ सकती है।
Tau (τ) Scaling Law Huawei का प्रस्तावित ढांचा है, जिसे पारंपरिक ज्यामितीय ट्रांजिस्टर स्केलिंग के वैकल्पिक या अगली पीढ़ी के दृष्टिकोण के रूप में पेश किया गया है। पारंपरिक तरीका मुख्य रूप से ट्रांजिस्टर के आकार और घनत्व पर ध्यान देता है। Tau Scaling Law इसके बजाय चिप और सिस्टम में सिग्नल के पहुंचने में लगने वाले समय तथा डेटा-ट्रांजिट को कम करने को प्राथमिकता देता है।
Huawei के अनुसार, सिग्नल propagation delay और सिस्टम execution time घटाने से प्रदर्शन, ऊर्जा दक्षता और प्रभावी ट्रांजिस्टर घनत्व में सुधार किया जा सकता है। यह दृष्टिकोण केवल अधिक उन्नत लिथोग्राफी पर निर्भर रहने के बजाय डिजाइन, इंटरकनेक्ट और सिस्टम आर्किटेक्चर में बदलाव पर जोर देता है।
LogicFolding Tau Scaling Law पर आधारित Huawei की चिप आर्किटेक्चर है। इसका लक्ष्य ट्रांजिस्टर के आयामों को छोटा करने के बजाय लॉजिक और डेटा-पथ के संगठन में बदलाव करके प्रभावी घनत्व तथा प्रदर्शन बढ़ाना है।
Huawei ने कहा है कि 2026 में आने वाले उसके Kirin स्मार्टफोन प्रोसेसर LogicFolding का पहला उपयोग करेंगे। इन चिपों के बाजार में आने और बाद में उद्योग की रिसर्च तथा teardown कंपनियों द्वारा उनकी जांच किए जाने पर इस दावे का पहला महत्वपूर्ण बाहरी परीक्षण होगा। इससे पता चलेगा कि यह तरीका वास्तविक उत्पाद में प्रतिद्वंद्वियों से अंतर कम कर पाता है या नहीं।
Liao ने AI और कंप्यूटिंग की पूरी वैल्यू चेन को 18 मंजिला ‘पैगोडा’ बताया। इस मॉडल में सबसे निचले स्तर पर कच्चे खनिज, सामग्री, इलेक्ट्रॉनिक रसायन और विनिर्माण उपकरण आते हैं। इसके ऊपर ट्रांजिस्टर प्रक्रिया, वेफर निर्माण, पैकेजिंग, चिप आर्किटेक्चर, कंपाइलर और सॉफ्टवेयर जैसे स्तर हैं। सबसे ऊपर एल्गोरिदम, AI मॉडल और एप्लिकेशन आते हैं।
यह रूपक Nvidia के CEO Jensen Huang के पांच-स्तरीय ‘केक’ मॉडल से broadly मेल खाता है। Huang के मॉडल में ऊर्जा, चिप और कंप्यूटिंग इंफ्रास्ट्रक्चर, क्लाउड डेटा सेंटर, AI मॉडल और एप्लिकेशन शामिल हैं। Liao का मॉडल इन्हीं व्यापक श्रेणियों को अधिक बारीकी से बांटता है और उन औद्योगिक तथा तकनीकी निर्भरताओं को सामने लाता है जो हर स्तर के नीचे काम करती हैं।
दोनों मॉडलों का केंद्रीय संदेश यह है कि AI क्षमता केवल एक शक्तिशाली चिप से तय नहीं होती। खनिज और सामग्री से लेकर निर्माण उपकरण, पैकेजिंग, सॉफ्टवेयर, मॉडल और अंतिम उत्पाद तक पूरी श्रृंखला एक-दूसरे पर निर्भर है। किसी एक स्तर की कमजोरी पूरी प्रणाली के प्रदर्शन को सीमित कर सकती है।
Liao के तर्क का नीतिगत पक्ष यह है कि रणनीतिक प्रतिस्पर्धा और निर्यात नियंत्रणों के दौर में अमेरिका तथा चीन को अपनी-अपनी पूरी सेमीकंडक्टर विनिर्माण और आपूर्ति-श्रृंखला विकसित करनी पड़ सकती है। इसका अर्थ केवल चिप डिजाइन में आत्मनिर्भरता नहीं, बल्कि सामग्री, उपकरण, निर्माण, पैकेजिंग, सॉफ्टवेयर और AI सिस्टम तक व्यापक क्षमता बनाना है।
उपलब्ध साक्ष्य Huawei की चीन की घरेलू आपूर्ति-श्रृंखला को एकीकृत करने की कोशिश का समर्थन करते हैं। हालांकि, Liao ने दो अलग-अलग और पूरी तरह आत्मनिर्भर वैश्विक इकोसिस्टम की बात किस सटीक शब्दावली में कही, इस पर उपलब्ध सामग्री सीमित है। इसलिए इसे Huawei की व्यापक रणनीतिक दिशा के रूप में देखना अधिक उचित है, न कि स्थापित तथ्य के रूप में।
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Liao Heng का दावा है कि ट्रांजिस्टर को लगातार छोटा करने, प्रोसेसर को बड़ा बनाने और अधिक HBM जोड़ने की रणनीति अंततः क्षेत्रफल, ऊर्जा, गर्मी, इंटरकनेक्ट और निर्माण से जुड़ी भौतिक सीमाओं से टकराएगी। [2][3]
Liao Heng का दावा है कि ट्रांजिस्टर को लगातार छोटा करने, प्रोसेसर को बड़ा बनाने और अधिक HBM जोड़ने की रणनीति अंततः क्षेत्रफल, ऊर्जा, गर्मी, इंटरकनेक्ट और निर्माण से जुड़ी भौतिक सीमाओं से टकराएगी। [2][3] Nvidia के बढ़ते AI एक्सेलेरेटर और उनसे जुड़ी अधिक हाई बैंडविड्थ मेमोरी को Liao ने इस चुनौती का उदाहरण बताया। [42]
Huawei का Tau Scaling Law ट्रांजिस्टर के आकार के बजाय चिप और कंप्यूटिंग सिस्टम में सिग्नल व डेटा के पहुंचने में लगने वाले समय को कम करने पर केंद्रित है। [4][5]