टाउ (τ) स्केलिंग नियम क्या है?

टाउ स्केलिंग नियम मूर के नियम का एक प्रस्तावित विकल्प है, जिसे ऐतिहासिक रूप से सिलिकॉन के एक सपाट टुकड़े पर अधिक, छोटे ट्रांजिस्टर पैक करने के रूप में परिभाषित किया गया है। टाउ (τ) लक्ष्य को ट्रांजिस्टर के बीच भौतिक स्थान को कम करने से हटाकर सिग्नल को पूरी चिप में यात्रा करने में लगने वाले समय को न्यूनतम करने पर केंद्रित करता है 。

पिच स्केलिंग के बजाय सिग्नल ट्रांजिट समय के लिए ऑप्टिमाइज़ करके, टाउ फ्रेमवर्क का लक्ष्य एक सिस्टम-वाइड स्तर पर फंक्शनल डेंसिटी और प्रदर्शन-प्रति-वाट में सुधार करना है, जिसमें ट्रांजिस्टर, इंटरकनेक्ट, पैकेजिंग और सिस्टम डिजाइन सभी को एक साथ शामिल किया जाता है । इसके पीछे मूल विचार यह है कि आधुनिक चिप की अड़चनें अक्सर डेटा मूवमेंट के बारे में होती हैं, न कि केवल ट्रांजिस्टर काउंट, और इस मीट्रिक पर बेहतर फोटोलिथोग्राफी के बजाय आर्किटेक्चरल इनोवेशन से हमला किया जा सकता है ।

लॉजिकफोल्डिंग: EUV को दरकिनार करने वाला 3डी आर्किटेक्चर

लॉजिकफोल्डिंग वह ठोस सिलिकॉन आर्किटेक्चर है जो टाउ स्केलिंग सिद्धांतों पर बनाया गया है। चिप के लॉजिक सर्किट को एक सिंगल प्लेनर लेयर पर बिछाने के बजाय, यह आर्किटेक्चर उन्हें दो या तीन वर्टिकली स्टैक्ड लेयरों में "मोड़" देता है । इस दृष्टिकोण के दो प्रमुख प्रभाव हैं:

1. यह वायरिंग पथों को छोटा करता है। सर्किट को तीसरे आयाम में ले जाने से, विद्युत संकेतों को जो भौतिक दूरी तय करनी होती है, वह काफी कम हो जाती है। इससे रेसिस्टिव-कैपेसिटिव (RC) लोड कम होता है और समग्र गति और बिजली दक्षता बढ़ती है ।
2. यह छोटे नोड्स के बिना अधिक ट्रांजिस्टर पैक करता है। हुआवेई का दावा है कि स्टैकिंग विधि EUV उपकरणों की उप-परमाणु सटीकता की आवश्यकता के बिना ट्रांजिस्टर घनत्व को लगभग 55% तक बढ़ा देती है और बिजली दक्षता में सुधार करती है ।

महत्वपूर्ण बात यह है कि ये घनत्व लाभ उन्नत लिथोग्राफी पर निर्भर नहीं करते हैं। चिप्स चीन की SMIC में मैच्योर 7nm-क्लास प्रोसेस नोड्स पर, मौजूदा डीप अल्ट्रावॉयलेट (DUV) लिथोग्राफी सिस्टम का उपयोग करके बनाए जाते हैं जो वर्तमान अमेरिकी निर्यात नियंत्रणों द्वारा अवरुद्ध नहीं हैं । कंपनी का कहना है कि उसने पिछले छह वर्षों में लॉजिकफोल्डिंग को बढ़ाने वाली मूलभूत सह-अनुकूलन तकनीकों का उपयोग करके पहले ही 381 चिप मॉडल का बड़े पैमाने पर उत्पादन किया है ।

रोडमैप: 2026 की किरिन चिप से 2031 के 1.4nm समकक्ष तक

हुआवेई ने एक ठोस, दो-चरणीय रोडमैप प्रस्तुत किया:

• 2026 के अंत: पहली व्यावसायिक लॉजिकफोल्डिंग चिप एक किरिन सिस्टम-ऑन-ए-चिप (SoC) में शिप होगी, संभवतः Mate 90 सीरीज़ के लिए, जो एक डुअल-लेयर डिज़ाइन का उपयोग करेगी। इस चिप का अनुमानित ट्रांजिस्टर घनत्व 238 MTr/mm² है, जो इसे मोटे तौर पर TSMC के 3nm-क्लास नोड के प्रदर्शन के बराबर लाता है । प्रारंभिक प्रदर्शन के दावों में 3.1GHz की पीक क्लॉक स्पीड और पावर-कोर दक्षता में 40% सुधार शामिल है ।
• 2031 तक: हुआवेई ने तीन-लेयर लॉजिकफोल्डिंग डिज़ाइन पेश करने की योजना बनाई है जो 1.4nm-क्लास प्रक्रिया के बराबर ट्रांजिस्टर घनत्व तक पहुंचेगा, एक लक्ष्य जिसे TSMC खुद 2028 तक हासिल करना चाहता है ।

जेन्सेन हुआंग की प्रतिक्रिया: एक विरोधाभासी खतरे का आकलन

एनवीडिया के सीईओ जेन्सेन हुआंग ने हुआवेई के अनावरण पर दो-भाग वाले संदेश के साथ प्रतिक्रिया दी जो बाद के दिनों में विकसित हुआ।

ISCAS सम्मेलन से ठीक पहले, हुआंग ने पहले ही एक महत्वपूर्ण बाजार खंड में हुआवेई के प्रभुत्व को स्वीकार कर लिया था। उन्होंने CNBC को बताया कि अमेरिकी निर्यात प्रतिबंधों ने एनवीडिया के लिए प्रतिस्पर्धा करना असंभव बना दिया है, यह कहते हुए कि कंपनी ने चीनी एआई चिप बाजार "काफी हद तक हुआवेई के हवाले कर दिया है" ।

इस सीधे सवाल पर कि क्या लॉजिकफोल्डिंग TSMC के फाउंड्री नेतृत्व के लिए खतरा है, उनका सार्वजनिक रुख पहले तेज हुआ और फिर नरम पड़ गया। प्रारंभिक रिपोर्टों ने सुझाव दिया कि हुआंग ने मैच्योर 7nm नोड्स पर प्रतिस्पर्धी एआई प्रदर्शन हासिल करने की हुआवेई की क्षमता को उस व्यवसाय मॉडल के लिए एक "गंभीर खतरा" पाया जो ग्राहकों को हमेशा नवीनतम नोड की आवश्यकता पर निर्भर करता है ।

हालांकि, कुछ दिनों बाद 29 मई, 2026 को हुआंग ने ताइपे में संवाददाताओं को एक अधिक खारिज करने वाला फैसला सुनाया। "यह हुआवेई के लिए एक सफलता है, लेकिन यह TSMC के लिए खतरा नहीं है," उन्होंने कहा। "TSMC कितने समय से डाई स्टैकिंग और 3डी पैकेजिंग का उपयोग कर रहा है? लगभग 10 वर्षों से। और इसलिए TSMC की तकनीक बहुत उन्नत है।" ।

वास्तविकता की जांच: प्रचार के पीछे की चेतावनियां

अपनी सभी रणनीतिक निर्भीकता के बावजूद, हुआवेई का विजन महत्वपूर्ण तारांकन चिह्नों के साथ आता है जो एक संतुलित दृष्टिकोण के लिए महत्वपूर्ण हैं।

• हुआवेई के दावे असत्यापित हैं। कहा गया 55% ट्रांजिस्टर घनत्व को बढ़ावा एक आंतरिक आंकड़ा है जिसकी तीसरे पक्ष की चिप विश्लेषण फर्मों द्वारा स्वतंत्र रूप से पुष्टि नहीं की गई है । कंपनी आर्किटेक्चर के माध्यम से प्राप्त "1.4nm-समकक्ष" घनत्व का वर्णन कर रही है, न कि लिथोग्राफिक 1.4nm नोड का।
• थर्मल और यील्ड चुनौतियां वास्तविक हैं। लॉजिक लेयरों को स्टैक करने से छोटी मात्रा में काफी अधिक गर्मी उत्पन्न होती है, और कई स्टैक्ड लेयरों में दोष-मुक्त विनिर्माण सुनिश्चित करना बेहद कठिन है। उद्योग विश्लेषक चेतावनी देते हैं कि ये कारक बड़े पैमाने पर 3डी-लॉजिक चिप्स की व्यावसायिक व्यवहार्यता और प्रदर्शन को सीमित कर सकते हैं ।
• "समकक्ष घनत्व" सूक्ष्म है। हुआवेई यह दावा नहीं कर रहा है कि वह 1.4nm पैमाने पर ट्रांजिस्टर उकेरेगा। इसके बजाय, यह ऊपर की ओर निर्माण करके किसी दिए गए क्षेत्र में कार्यात्मक रूप से समान संख्या में ट्रांजिस्टर पैक करने का लक्ष्य रखता है, एक ऐसा अंतर जो उन्नत नोड्स पर मोनोलिथिक चिप्स के साथ बिजली, गर्मी और लागत की तुलना के लिए मायने रखता है ।

संक्षेप में, हुआवेई ने एक पोस्ट-मूर्स लॉ प्लेबुक प्रस्तावित की है जो सेमीकंडक्टर रेस को शुद्ध लिथोग्राफिक वर्चस्व के बजाय स्मार्ट 3डी डिजाइन के इर्द-गिर्द रीफ्रेम करती है। जबकि 2026 की किरिन चिप एक प्रारंभिक लिटमस टेस्ट होगी, 2031 का अंतिम लक्ष्य एक दीर्घकालिक दांव बना हुआ है जो 3डी लॉजिक स्टैकिंग की चरम भौतिकी को हल करने पर निर्भर करता है।

टाउ (τ) स्केलिंग नियम क्या है?

टाउ स्केलिंग नियम मूर के नियम का एक प्रस्तावित विकल्प है, जिसे ऐतिहासिक रूप से सिलिकॉन के एक सपाट टुकड़े पर अधिक, छोटे ट्रांजिस्टर पैक करने के रूप में परिभाषित किया गया है। टाउ (τ) लक्ष्य को ट्रांजिस्टर के बीच भौतिक स्थान को कम करने से हटाकर सिग्नल को पूरी चिप में यात्रा करने में लगने वाले समय को न्यूनतम करने पर केंद्रित करता है 。

पिच स्केलिंग के बजाय सिग्नल ट्रांजिट समय के लिए ऑप्टिमाइज़ करके, टाउ फ्रेमवर्क का लक्ष्य एक सिस्टम-वाइड स्तर पर फंक्शनल डेंसिटी और प्रदर्शन-प्रति-वाट में सुधार करना है, जिसमें ट्रांजिस्टर, इंटरकनेक्ट, पैकेजिंग और सिस्टम डिजाइन सभी को एक साथ शामिल किया जाता है । इसके पीछे मूल विचार यह है कि आधुनिक चिप की अड़चनें अक्सर डेटा मूवमेंट के बारे में होती हैं, न कि केवल ट्रांजिस्टर काउंट, और इस मीट्रिक पर बेहतर फोटोलिथोग्राफी के बजाय आर्किटेक्चरल इनोवेशन से हमला किया जा सकता है ।

लॉजिकफोल्डिंग: EUV को दरकिनार करने वाला 3डी आर्किटेक्चर

लॉजिकफोल्डिंग वह ठोस सिलिकॉन आर्किटेक्चर है जो टाउ स्केलिंग सिद्धांतों पर बनाया गया है। चिप के लॉजिक सर्किट को एक सिंगल प्लेनर लेयर पर बिछाने के बजाय, यह आर्किटेक्चर उन्हें दो या तीन वर्टिकली स्टैक्ड लेयरों में "मोड़" देता है । इस दृष्टिकोण के दो प्रमुख प्रभाव हैं:

1. यह वायरिंग पथों को छोटा करता है। सर्किट को तीसरे आयाम में ले जाने से, विद्युत संकेतों को जो भौतिक दूरी तय करनी होती है, वह काफी कम हो जाती है। इससे रेसिस्टिव-कैपेसिटिव (RC) लोड कम होता है और समग्र गति और बिजली दक्षता बढ़ती है ।
2. यह छोटे नोड्स के बिना अधिक ट्रांजिस्टर पैक करता है। हुआवेई का दावा है कि स्टैकिंग विधि EUV उपकरणों की उप-परमाणु सटीकता की आवश्यकता के बिना ट्रांजिस्टर घनत्व को लगभग 55% तक बढ़ा देती है और बिजली दक्षता में सुधार करती है ।

महत्वपूर्ण बात यह है कि ये घनत्व लाभ उन्नत लिथोग्राफी पर निर्भर नहीं करते हैं। चिप्स चीन की SMIC में मैच्योर 7nm-क्लास प्रोसेस नोड्स पर, मौजूदा डीप अल्ट्रावॉयलेट (DUV) लिथोग्राफी सिस्टम का उपयोग करके बनाए जाते हैं जो वर्तमान अमेरिकी निर्यात नियंत्रणों द्वारा अवरुद्ध नहीं हैं । कंपनी का कहना है कि उसने पिछले छह वर्षों में लॉजिकफोल्डिंग को बढ़ाने वाली मूलभूत सह-अनुकूलन तकनीकों का उपयोग करके पहले ही 381 चिप मॉडल का बड़े पैमाने पर उत्पादन किया है ।

रोडमैप: 2026 की किरिन चिप से 2031 के 1.4nm समकक्ष तक

हुआवेई ने एक ठोस, दो-चरणीय रोडमैप प्रस्तुत किया:

• 2026 के अंत: पहली व्यावसायिक लॉजिकफोल्डिंग चिप एक किरिन सिस्टम-ऑन-ए-चिप (SoC) में शिप होगी, संभवतः Mate 90 सीरीज़ के लिए, जो एक डुअल-लेयर डिज़ाइन का उपयोग करेगी। इस चिप का अनुमानित ट्रांजिस्टर घनत्व 238 MTr/mm² है, जो इसे मोटे तौर पर TSMC के 3nm-क्लास नोड के प्रदर्शन के बराबर लाता है । प्रारंभिक प्रदर्शन के दावों में 3.1GHz की पीक क्लॉक स्पीड और पावर-कोर दक्षता में 40% सुधार शामिल है ।
• 2031 तक: हुआवेई ने तीन-लेयर लॉजिकफोल्डिंग डिज़ाइन पेश करने की योजना बनाई है जो 1.4nm-क्लास प्रक्रिया के बराबर ट्रांजिस्टर घनत्व तक पहुंचेगा, एक लक्ष्य जिसे TSMC खुद 2028 तक हासिल करना चाहता है ।

जेन्सेन हुआंग की प्रतिक्रिया: एक विरोधाभासी खतरे का आकलन

एनवीडिया के सीईओ जेन्सेन हुआंग ने हुआवेई के अनावरण पर दो-भाग वाले संदेश के साथ प्रतिक्रिया दी जो बाद के दिनों में विकसित हुआ।

ISCAS सम्मेलन से ठीक पहले, हुआंग ने पहले ही एक महत्वपूर्ण बाजार खंड में हुआवेई के प्रभुत्व को स्वीकार कर लिया था। उन्होंने CNBC को बताया कि अमेरिकी निर्यात प्रतिबंधों ने एनवीडिया के लिए प्रतिस्पर्धा करना असंभव बना दिया है, यह कहते हुए कि कंपनी ने चीनी एआई चिप बाजार "काफी हद तक हुआवेई के हवाले कर दिया है" ।

इस सीधे सवाल पर कि क्या लॉजिकफोल्डिंग TSMC के फाउंड्री नेतृत्व के लिए खतरा है, उनका सार्वजनिक रुख पहले तेज हुआ और फिर नरम पड़ गया। प्रारंभिक रिपोर्टों ने सुझाव दिया कि हुआंग ने मैच्योर 7nm नोड्स पर प्रतिस्पर्धी एआई प्रदर्शन हासिल करने की हुआवेई की क्षमता को उस व्यवसाय मॉडल के लिए एक "गंभीर खतरा" पाया जो ग्राहकों को हमेशा नवीनतम नोड की आवश्यकता पर निर्भर करता है ।

हालांकि, कुछ दिनों बाद 29 मई, 2026 को हुआंग ने ताइपे में संवाददाताओं को एक अधिक खारिज करने वाला फैसला सुनाया। "यह हुआवेई के लिए एक सफलता है, लेकिन यह TSMC के लिए खतरा नहीं है," उन्होंने कहा। "TSMC कितने समय से डाई स्टैकिंग और 3डी पैकेजिंग का उपयोग कर रहा है? लगभग 10 वर्षों से। और इसलिए TSMC की तकनीक बहुत उन्नत है।" ।

वास्तविकता की जांच: प्रचार के पीछे की चेतावनियां

अपनी सभी रणनीतिक निर्भीकता के बावजूद, हुआवेई का विजन महत्वपूर्ण तारांकन चिह्नों के साथ आता है जो एक संतुलित दृष्टिकोण के लिए महत्वपूर्ण हैं।

• हुआवेई के दावे असत्यापित हैं। कहा गया 55% ट्रांजिस्टर घनत्व को बढ़ावा एक आंतरिक आंकड़ा है जिसकी तीसरे पक्ष की चिप विश्लेषण फर्मों द्वारा स्वतंत्र रूप से पुष्टि नहीं की गई है । कंपनी आर्किटेक्चर के माध्यम से प्राप्त "1.4nm-समकक्ष" घनत्व का वर्णन कर रही है, न कि लिथोग्राफिक 1.4nm नोड का।
• थर्मल और यील्ड चुनौतियां वास्तविक हैं। लॉजिक लेयरों को स्टैक करने से छोटी मात्रा में काफी अधिक गर्मी उत्पन्न होती है, और कई स्टैक्ड लेयरों में दोष-मुक्त विनिर्माण सुनिश्चित करना बेहद कठिन है। उद्योग विश्लेषक चेतावनी देते हैं कि ये कारक बड़े पैमाने पर 3डी-लॉजिक चिप्स की व्यावसायिक व्यवहार्यता और प्रदर्शन को सीमित कर सकते हैं ।
• "समकक्ष घनत्व" सूक्ष्म है। हुआवेई यह दावा नहीं कर रहा है कि वह 1.4nm पैमाने पर ट्रांजिस्टर उकेरेगा। इसके बजाय, यह ऊपर की ओर निर्माण करके किसी दिए गए क्षेत्र में कार्यात्मक रूप से समान संख्या में ट्रांजिस्टर पैक करने का लक्ष्य रखता है, एक ऐसा अंतर जो उन्नत नोड्स पर मोनोलिथिक चिप्स के साथ बिजली, गर्मी और लागत की तुलना के लिए मायने रखता है ।

संक्षेप में, हुआवेई ने एक पोस्ट-मूर्स लॉ प्लेबुक प्रस्तावित की है जो सेमीकंडक्टर रेस को शुद्ध लिथोग्राफिक वर्चस्व के बजाय स्मार्ट 3डी डिजाइन के इर्द-गिर्द रीफ्रेम करती है। जबकि 2026 की किरिन चिप एक प्रारंभिक लिटमस टेस्ट होगी, 2031 का अंतिम लक्ष्य एक दीर्घकालिक दांव बना हुआ है जो 3डी लॉजिक स्टैकिंग की चरम भौतिकी को हल करने पर निर्भर करता है।