הטרנזיסטור הדו-ממדי הגיע לפס הייצור: ASML, TSMC ו-Imec מדגימות ייצור ב-50 ננומטר

במשך שנים, תעשיית המוליכים למחצה התייחסה לחומרים דו-ממדיים – חומרים בעובי של אטומים בודדים – כאל נתיב מבטיח להארכת מיזעור הטרנזיסטורים הלוגיים מעבר לגבולות הפיזיקליים של הסיליקון. הבעיה תמיד הייתה ייצור. היכולת לגרום לחומרים העדינים האלה לעבוד על פרוסות 300 מ"מ סטנדרטיות, בממדים תחרותיים לטכנולוגיית הסיליקון המתקדמת ביותר, נראתה כמו יעד רחוק.

המרחק הזה נסגר משמעותית. ביוני 2026, במסגרת סימפוזיון IEEE/JSAP על טכנולוגיית ומעגלי VLSI, קונסורציום של Imec, ASML ו-TSMC הציג הדגמה ראשונה מסוגה: טרנזיסטורי אפקט-שדה (FET) מזעריים מסוג n ו-p, העושים שימוש בחומרי תעלה דו-ממדיים, ומשולבים במלואם על גבי פרוסות 300 מ"מ במרחק שער (Contacted Poly Pitch - CPP) של 50 ננומטר בלבד .

זוהי אינה עוד מעבדה. זו הפעם הראשונה שטרנזיסטורים דו-ממדיים משלימים – הן nFET והן pFET – יוצרו יחד על גבי פרוסת ייצור בגודל מלא, במרחק שער הנחשב במידה רבה לשער הכניסה מסקרנות אקדמית לייצור תעשייתי .

מה בדיוק הם בנו?

הצוות הדגים שני סוגי התקנים משלימים, תוך שימוש בחומרי תעלה דקים אטומית שונים :

• טרנזיסטורי nFET שנבנו עם MoS₂ (מוליבדן דיסולפיד) כחומר התעלה.
• טרנזיסטורי pFET שנבנו עם WS₂ (טונגסטן דיסולפיד) או WSe₂ (טונגסטן דיסלניד).

כל ההתקנים יוצרו על אותה פרוסת סיליקון 300 מ"מ תוך שימוש בתהליך אינטגרציה בר-הרחבה, התואם לעיבוד Back-End Of Line - BEOL (שלבים סופיים בייצור שבבים) . הבחירה בחומרי pFET מבוססי טונגסטן ראויה לציון במיוחד, שכן Imec דיווחה בעבר על ביצועי שיא לטרנזיסטורי pFET תוך שימוש במונו-שכבה של WSe₂ בוועידת IEDM 2025, והשיגה זרמי הפעלה של עד 690µA/µm .

המספר המפתח: מרחק שער של 50 ננומטר

המדד המרכזי בכותרת הוא מרחק ה-CPP של 50 ננומטר שהושג הן עבור התקני nFET והן עבור pFET . בייצור שבבים, מרחק ה-CPP הוא אחד המדדים הקריטיים ביותר לצפיפות הטרנזיסטורים ואינדיקציה ישירה למידת האגרסיביות שבה ניתן למזער תהליך לוגי.

כדי להבין את המשמעות: צמתי הסיליקון המתקדמים ביותר בתעשייה פועלים כיום במרחקים של פחות מ-50 ננומטר. ההדגמה של טרנזיסטורים מחומרים דו-ממדיים במרחק CPP של 50 ננומטר על פרוסות 300 מ"מ מוכיחה שהחומרים האקזוטיים האלה יכולים לשחק באותה ליגה, לא רק בדגימות מחקר זעירות אלא באותו פורמט פרוסה שמשמש במפעלי ייצור בנפח גבוה .

שלוש אבני דרך בתהליך אינטגרציה אחד

העבודה המשותפת השיגה שלוש תוצאות ספציפיות ומדידות, המסמנות התקדמות ברורה מעבר למחקר הקודם בחומרים דו-ממדיים :

1. התקני nFET ו-pFET מזעריים ראשונים בעולם במרחק CPP של 50 ננומטר על פרוסות 300 מ"מ.
2. שתי קוטביות הטרנזיסטורים הראו זרם דליפה נמוך במיוחד (Ioff) במתח שער אפס (Vg=0V).
3. ביצועי ה-pFET עם תעלות WSe₂ התקרבו לרמות של התקני מעבדה שיא, מה שמאמת שגישת האינטגרציה שומרת על איכות החומר.

בנוסף, שיטת האינטגרציה דמוית ה-CMOS הניבה עד 94% טרנזיסטורים תקינים (המוגדרים כיחס Imax/Imin גדול מ-10⁵), מה שמאשר שהתהליך הוא גם איתן וגם יציב לאורך הפרוסה כולה .

התהליך שאיפשר זאת

מה איפשר את הקפיצה הזו מהמעבדה למפעל? הקונסורציום פיתח גישת אינטגרציה חדשה שתוכננה במיוחד עבור Transition Metal Dichalcogenides - TMDs, משפחת החומרים הדו-ממדיים ששימשה לתעלות הטרנזיסטור . התהליך כולל מספר מודולים מרכזיים החיוניים לכדאיות תעשייתית :

• ליטוגרפיית Extreme Ultraviolet - EUV (ליטוגרפיית על-סגול קיצוני) ליצירת הדפוסים הזעירים הנדרשים למרחק 50 ננומטר.
• טכניקות העברה של חומרי TMDC המתאימות לפרוסות מלאות.
• אינטגרציה של High-K Dielectric (חומר דיאלקטרי בעל קבוע דיאלקטרי גבוה) עבור ערימות השער.
• בידוד תעלה ושלבי Chemical-Mechanical Planarization - CMP (ליטוש כימי-מכני) מתקדמים.

שילוב זה של כלי תהליך מוליכים למחצה סטנדרטיים עם טיפול מותאם בחומרים דו-ממדיים הוא שהופך את התוצאה לפריצת דרך ייצורית אמיתית, ולא רק להדגמה של מדע החומרים.

שני מחסומים נשברו בבת אחת

כדי שטרנזיסטורים דו-ממדיים יחליפו אי פעם את הסיליקון בשבבים לוגיים, התעשייה הייתה צריכה להתגבר על שני אתגרים יסודיים . ראשית, מישהו היה צריך לבנות תהליך אינטגרציה מלא שעובד על פרוסות 300 מ"מ – הסטנדרט לייצור שבבים מודרני. שנית, התהליך הזה היה צריך לעבוד עבור התקנים מסוג n ומסוג p באותם ממדים הדוקים, מכיוון שלוגיקת CMOS דורשת זוגות משלימים.

העבודה של ASML-TSMC-Imec מנקה את שני המכשולים בהדגמה אחת. על ידי שילוב המחקר רב-השנים של Imec בהתקנים מבוססי TMD עם יכולות הליטוגרפיה של ASML ומומחיות הייצור של TSMC, הקבוצה הראתה שניתן לייצר טרנזיסטורים מחומרים דו-ממדיים, בקנה מידה גדול, עם מרחק השער הדרוש לצמתים לוגיים עתידיים .

היכן זה משתלב במפת הדרכים של עידן הפוסט-סיליקון

זוהי אינה תצוגת תכלית חד-פעמית. זהו שיאו של קשת ארוכה יותר של התקדמות מתמשכת בכל רחבי התעשייה.

Imec החלה לעבוד על אינטגרציה של חומרי FET דו-ממדיים על גבי 300 מ"מ כבר בשנת 2018, כאשר הדגימה לראשונה גידול ישיר של WS₂ על גבי פרוסות בגודל מלא בשיטת Metal Organic Chemical Vapor Deposition - MOCVD (גידול שכבות מחומרים אורגנו-מתכתיים) . בשנת 2019, מרכז המחקר הציג טרנזיסטורי MoS₂ מזעריים במיוחד עם אורכי תעלה של עד 30 ננומטר . עד שנת 2020, Imec הכניסה רשמית חומרים דו-ממדיים למפת דרכים למיזעור לוגי, וצפתה את כניסתם מצומת A7 ואילך .

לאחרונה, Intel Foundry ו-Imec הדגימו בנפרד אינטגרציה תואמת-מפעל 300 מ"מ של מודולים קריטיים של 2DFET, כולל מגעי Source/Drain וערימות שער, בוועידת IEDM 2025 . באותה ועידה, שיתוף הפעולה של Imec עם TSMC הניב ביצועי שיא לטרנזיסטורי pFET על גבי תעלות WSe₂, והניח את היסודות החומריים לפריצת הדרך של 2026 .

התוצאה של ASML-TSMC-Imec שפורסמה ביוני 2026 מלכדת את כל החוטים הללו לכדי הדגמה אחת ושלמה של טרנזיסטורים דו-ממדיים משלימים במרחק שער רלוונטי למפעל על פרוסות ייצור. שיטת האינטגרציה צפויה להיות ישימה לא רק עבור חומרי ה-TMD ששימשו בעבודה זו – MoS₂, WS₂ ו-WSe₂ – אלא גם לחומרי תעלה דו-ממדיים אחרים .

מה הלאה

פריצת הדרך נחשפה במאמר T1.3 בסימפוזיון VLSI 2026, שכותרתו "First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab" (נתיב האינטגרציה הראשון מבוסס EUV לטרנזיסטורי N ו-PMOS במרחק 50 ננומטר עם תעלת חומרים דו-ממדיים ממפעל 300 מ"מ) . בעוד שמאפייני ההתקנים מבטיחים, זוהי עדיין הדגמה מחקרית, לא מוצר מסחרי. עדיין צריך להוכיח ביצועים ואמינות במרחקים הדוקים יותר, והתעשייה טרם קבעה סטנדרט למבנה החומרים הדו-ממדיים המדויק עבור צמתים עתידיים.

אבל המשמעות ברורה: לראשונה, לתעשיית המוליכים למחצה יש הוכחה מוחשית שטרנזיסטורים דו-ממדיים יכולים ללכת באותו נתיב ייצור כמו הסיליקון. המרוץ ללוגיקת פוסט-סיליקון הרגע הפך לאמיתי.