TSMC CoWoS מגיע לתפוקה של 99%, מעביר את צוואר הבקבוק של AI ל-HBM ולמצעי ABF

ג'ון He ציין במפורש כי צוואר הבקבוק עובר במעלה שרשרת האספקה הרחק מיכולת ה-CoWoS של TSMC עצמה:

• זיכרון HBM: היצע ה-HBM אזל למעשה לכל אורך 2026 אצל כל שלושת יצרני ה-DRAM הגדולים (SK hynix, Samsung, Micron) . קיים סיכון תפוקה נוסף על HBM4E בערימה של 12 שכבות, כאשר בשוק מדברים על אפשרות שלקוחות מסוימים יחזרו לתצורה של 8 שכבות, מה שיפחית את קיבולת הזיכרון האפקטיבית בחבילה בכ-33% .
• מצעי ABF (Ajinomoto Build-up Film): מצעי ABF נותרים צוואר הבקבוק הקריטי עבור חבילות flip-chip בעלות מספר שכבות גבוה. יכולת ה-CoWoS של TSMC עצמה מוקצית במלואה עד 2026 ועמוק לתוך 2027, עם זמני אספקה של 52-78 שבועות להזמנות אריזה ל-AI . המחסור בהיצע מצעי ABF הוא מגבלה מבנית משמעותית המגבילה את כמות החבילות ש-TSMC יכולה לשלוח, ללא תלות בזמינות קווי ה-CoWoS .

תוכניות ההגדלה: מ-5.5x ל-14x רטיקל עד 2028-2029

TSMC הציגה מפת דרכים שאפתנית להגדלת גודל הרטיקל בקצב של בערך "דור אחד בשנה":

צפוי כי חבילת ה-CoWoS בגודל 14x רטיקל תשלב כ-10 שבבי עיבוד גדולים ו-20 ערימות זיכרון HBM בחבילה אחת, ובכך תהפוך את החבילה למעין מצע חישוב ברמת מערכת . מקורות מסוימים מציינים את 2028 עבור רטיקל 14x, בעוד שאחרים (כולל המצגת של ג'ון He) מתייחסים ל-2029 עבור ייצור מסחרי. הפער משקף ככל הנראה תכנון (tape-out) ב-2028 והרצת ייצור מלאה ב-2029 .

אתגרים טכניים מרכזיים להגדלה

הגדלה לרטיקל 14x (ומעבר לכך) מציגה מספר מכשולים פיזיים ותהליכיים:

• עיוות/לחץ מכני: שטח חבילה גדול יותר יוצר כיפוף ולחץ משמעותיים על פני הממשק (interposer), המצע וערימת השבבים, הדורשים חומרים מתקדמים ובקרת תהליכים .
• שלמות אות וצפיפות חיבורים: שמירה על חיבורים בעלי רוחב פס גבוה והשהייה נמוכה על פני שטח גדול פי 3 דורשת התקדמות במיקרו-גבשושיות (micro-bumps), מעברי סיליקון (TSVs) ושכבות חלוקה מחדש (redistribution layers) .
• אספקת חשמל וניהול תרמי: חבילת 14x המכילה ~10 שבבי עיבוד גדולים ו-20 ערימות HBM תצרוך הספק גבוה במיוחד, ותדרש פתרונות קירור חדשניים ורשתות חלוקת חשמל .
• תפירת ליתוגרפיה: חבילות הגדולות מחשיפה בודדת של רטיקל דורשות תפירה מדויקת של מספר חשיפות, אתגר ייצור מרכזי לתפוקה בקנה מידה .
• זמינות מצעים: חבילות גדולות יותר דורשות מצעי ABF גדולים יותר עם מספר שכבות גבוה יותר — הרכיב שכבר נמצא במחסור החמור ביותר .

TSMC מאמינה ש-CoWoS ברמת פרוסת הסיליקון (wafer-level), ולא אריזה ברמת פאנל (panel-level), נותרה הדרך הטובה ביותר עבור החיבורים הגדולים ביותר, שכן טכנולוגיות ברמת פאנל אינן יכולות עדיין להשוות לצפיפות החיבורים של CoWoS .

מיצוב תחרותי מול אינטל

החשיפות של TSMC ב-OCP APAC עומדות בניגוד ישיר למאמצי האריזה של אינטל:

• פער תפוקה: מספר מקורות בתעשייה מדווחים כי טכנולוגיית האריזה המתקדמת EMIB-T (Embedded Multi-Die Interconnect Bridge) של אינטל עדיין נאבקת להגיע לתפוקה של 90%, בעוד ש-CoWoS של TSMC כבר עברה את רף 98% בייצור המוני . מדובר בפער של 8+ נקודות אחוז בתפוקה בקנה מידה.
• מפת דרכים לגודל רטיקל: TSMC מכוונת לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029. אינטל התחייבה בפומבי לחבילה בגודל 12x רטיקל בציר זמן דומה, מה שמציב את TSMC כגדולה ב-15-20% בשטח היעד .
• קיבולת ומערכת אקולוגית: TSMC הרחיבה את קיבולת ה-CoWoS ב-106% בשנת 2025 והעלתה את ה-CapEx לשנת 2026 לשיא של 60-64 מיליארד דולר, בין היתר כדי לממן הרחבה נוספת של האריזה . קיבולת ה-CoWoS אזלה עד 2027, מה שאומר שלקוחות TSMC (Nvidia, AMD, Broadcom ועוד) נעולים במערכת האקולוגית של TSMC — חפיר מבני .
• עמדת אינטל: עסקי ה-foundry והאריזה של אינטל (כולל EMIB-T) עדיין נמצאים בשלב הרצת התפוקה (yield-ramp) ועדיין לא השיגו קנה ייצור דומה. פער התפוקה והקיבולת משמעותו ש-TSMC נותרת הספקית הדומיננטית של אריזה מתקדמת למאיצי AI מתקדמים לעתיד הנראה לעין.

בשורה התחתונה

חבילת ה-CoWoS של TSMC בגודל 5.5x רטיקל השיגה תפוקות ייצור המוני של 98-99%, והעבירה את צוואר הבקבוק של אספקת שבבי AI הרחק מקווי האריזה של TSMC עצמה אל עבר אספקת זיכרון HBM ומצעי ABF. החברה מתכננת להגדיל לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029, המסוגל לשלב ~10 שבבי עיבוד ו-20 ערימות HBM — אך ניצבת בפני אתגרים מכניים, תרמיים ומצעים משמעותיים. יחסית לטכנולוגיית EMIB-T של אינטל (המוערכת בתפוקה של ~90%), TSMC מחזיקה בהובלה משמעותית בתפוקה, בקנה מידה ובקיבולת באריזה מתקדמת ל-AI.