TSMC CoWoS מגיע לתפוקה של 99%, מעביר את צוואר הבקבוק של AI ל-HBM ולמצעי ABF
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4]. החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד ליי...
פורסם על ידינערך באמצעות DeepSeek-V4-Flashהתמונות נוצרו באמצעות GPT Image 1.5
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4].
החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד לייצור מסחרי ב 2028 2029 [5][6][7].
לעומת טכנולוגיית EMIB T של אינטל, שעל פי דיווחים בתעשייה עדיין נאבקת להגיע לתפוקה של 90%, TSMC מובילה בפער של לפחות 8 נקודות אחוז בתפוקה, עם חבילה גדולה ב 15 20% (14x לעומת 12x רטיקל) [1][8].
What key developments did TSMC announce at the OCP APAC Summit regarding its CoWoS advanced packaging technology yields, what remaining suppTSMC's CoWoS advanced packaging technology: 98-99% yield achieved at 5.5x reticle size, with roadmap to 14x reticle by 2029.
AI Prompt
Create a landscape editorial hero image for this Studio Global article: What key developments did TSMC announce at the OCP APAC Summit regarding its CoWoS advanced packaging technology yields, what remaining supp. Article summary: TSMC's 5.5x reticle CoWoS has achieved **98–99% HVM yields**, shifting the AI chip supply bottleneck away from TSMC's own packaging lines and toward **HBM memory and ABF substrate supply**. The company plans to scale to . Topic tags: general, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fa
openai.com
בפסגת OCP APAC ב-11 באוגוסט 2026, ג'ון He (何軍), סגן נשיא TSMC לטכנולוגיית אריזה מתקדמת ושירותים, חשף נתונים עדכניים על מצב טכנולוגיית ה-CoWoS של החברה, נתוני תפוקה, מגבלות היצע ומפת דרכים רבת-שנים להגדלת גודל הרטיקל. להלן פירוט של כל תחום מרכזי.
הישג התפוקה: CoWoS בגודל 5.5x רטיקל בתפוקה של 98-99%
חבילת ה-CoWoS של TSMC בגודל 5.5x רטיקל (חבילת ה-chip-on-wafer-on-substrate הגדולה בעולם בייצור המוני) השיגה תפוקות העולה על 98% במספר מוצרים של לקוחות AI, כאשר חלקם מגיעים ל**-99%** . נתון ה-99% מתייחס למוצרים ספציפיים שעברו אופטימיזציה; החברה מאפיינת את קו הבסיס הכללי של הייצור כ"יציב מעל 98%" . זהו אבן דרך טכנית משמעותית — CoWoS נמצא כעת בייצור בהיקף גבוה (HVM) עם תפוקות הקרובות לאלו של שבבים מונוליטיים, למרות התצורה המורכבת שלו הכוללת שבבים מרובים וערימות HBM רבות.
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "TSMC CoWoS מגיע לתפוקה של 99%, מעביר את צוואר הבקבוק של AI ל-HBM ולמצעי ABF"?
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4].
What are the key points to validate first?
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4]. החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד לייצור מסחרי ב 2028 2029 [5][6][7].
What should I do next in practice?
לעומת טכנולוגיית EMIB T של אינטל, שעל פי דיווחים בתעשייה עדיין נאבקת להגיע לתפוקה של 90%, TSMC מובילה בפער של לפחות 8 נקודות אחוז בתפוקה, עם חבילה גדולה ב 15 20% (14x לעומת 12x רטיקל) [1][8].
TSMC CoWoS מגיע לתפוקה של 99%, מעביר את צוואר הבקבוק של AI ל-HBM ולמצעי ABF
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4]. החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד ליי...
פורסם על ידינערך באמצעות DeepSeek-V4-Flashהתמונות נוצרו באמצעות GPT Image 1.5
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4].
החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד לייצור מסחרי ב 2028 2029 [5][6][7].
לעומת טכנולוגיית EMIB T של אינטל, שעל פי דיווחים בתעשייה עדיין נאבקת להגיע לתפוקה של 90%, TSMC מובילה בפער של לפחות 8 נקודות אחוז בתפוקה, עם חבילה גדולה ב 15 20% (14x לעומת 12x רטיקל) [1][8].
What key developments did TSMC announce at the OCP APAC Summit regarding its CoWoS advanced packaging technology yields, what remaining suppTSMC's CoWoS advanced packaging technology: 98-99% yield achieved at 5.5x reticle size, with roadmap to 14x reticle by 2029.
AI Prompt
Create a landscape editorial hero image for this Studio Global article: What key developments did TSMC announce at the OCP APAC Summit regarding its CoWoS advanced packaging technology yields, what remaining supp. Article summary: TSMC's 5.5x reticle CoWoS has achieved **98–99% HVM yields**, shifting the AI chip supply bottleneck away from TSMC's own packaging lines and toward **HBM memory and ABF substrate supply**. The company plans to scale to . Topic tags: general, general web, user generated. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fa
openai.com
בפסגת OCP APAC ב-11 באוגוסט 2026, ג'ון He (何軍), סגן נשיא TSMC לטכנולוגיית אריזה מתקדמת ושירותים, חשף נתונים עדכניים על מצב טכנולוגיית ה-CoWoS של החברה, נתוני תפוקה, מגבלות היצע ומפת דרכים רבת-שנים להגדלת גודל הרטיקל. להלן פירוט של כל תחום מרכזי.
הישג התפוקה: CoWoS בגודל 5.5x רטיקל בתפוקה של 98-99%
חבילת ה-CoWoS של TSMC בגודל 5.5x רטיקל (חבילת ה-chip-on-wafer-on-substrate הגדולה בעולם בייצור המוני) השיגה תפוקות העולה על 98% במספר מוצרים של לקוחות AI, כאשר חלקם מגיעים ל**-99%** . נתון ה-99% מתייחס למוצרים ספציפיים שעברו אופטימיזציה; החברה מאפיינת את קו הבסיס הכללי של הייצור כ"יציב מעל 98%" . זהו אבן דרך טכנית משמעותית — CoWoS נמצא כעת בייצור בהיקף גבוה (HVM) עם תפוקות הקרובות לאלו של שבבים מונוליטיים, למרות התצורה המורכבת שלו הכוללת שבבים מרובים וערימות HBM רבות.
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "TSMC CoWoS מגיע לתפוקה של 99%, מעביר את צוואר הבקבוק של AI ל-HBM ולמצעי ABF"?
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4].
What are the key points to validate first?
TSMC הודיעה בפסגת OCP APAC כי תפוקת ה CoWoS שלה בגודל 5.5x רטיקל הגיעה ל 98 99% בייצור המוני, והעבירה את צוואר הבקבוק העיקרי מקווי האריזה שלה לזיכרון HBM ולמצעי ABF [1][3][4]. החברה חשפה מפת דרכים שאפתנית: חבילת CoWoS בגודל 14x רטיקל (כ 12,000 מ"מ רבוע) שתשלב כ 10 שבבי עיבוד גדולים ו 20 ערימות זיכרון HBM, עם יעד לייצור מסחרי ב 2028 2029 [5][6][7].
What should I do next in practice?
לעומת טכנולוגיית EMIB T של אינטל, שעל פי דיווחים בתעשייה עדיין נאבקת להגיע לתפוקה של 90%, TSMC מובילה בפער של לפחות 8 נקודות אחוז בתפוקה, עם חבילה גדולה ב 15 20% (14x לעומת 12x רטיקל) [1][8].
ג'ון He ציין במפורש כי צוואר הבקבוק עובר במעלה שרשרת האספקה הרחק מיכולת ה-CoWoS של TSMC עצמה:
זיכרון HBM: היצע ה-HBM אזל למעשה לכל אורך 2026 אצל כל שלושת יצרני ה-DRAM הגדולים (SK hynix, Samsung, Micron) . קיים סיכון תפוקה נוסף על HBM4E בערימה של 12 שכבות, כאשר בשוק מדברים על אפשרות שלקוחות מסוימים יחזרו לתצורה של 8 שכבות, מה שיפחית את קיבולת הזיכרון האפקטיבית בחבילה בכ-33% .
מצעי ABF (Ajinomoto Build-up Film): מצעי ABF נותרים צוואר הבקבוק הקריטי עבור חבילות flip-chip בעלות מספר שכבות גבוה. יכולת ה-CoWoS של TSMC עצמה מוקצית במלואה עד 2026 ועמוק לתוך 2027, עם זמני אספקה של 52-78 שבועות להזמנות אריזה ל-AI . המחסור בהיצע מצעי ABF הוא מגבלה מבנית משמעותית המגבילה את כמות החבילות ש-TSMC יכולה לשלוח, ללא תלות בזמינות קווי ה-CoWoS .
תוכניות ההגדלה: מ-5.5x ל-14x רטיקל עד 2028-2029
TSMC הציגה מפת דרכים שאפתנית להגדלת גודל הרטיקל בקצב של בערך "דור אחד בשנה":
אבן דרך
גודל רטיקל
שטח חבילה משוער
ציר זמן
ייצור נוכחי
5.5x
~4,720 מ"מ רבוע
כעת (2026)
הצעד הבא
9.5x
~8,150 מ"מ רבוע
2027
יעד
14x
~12,000 מ"מ רבוע
2028-2029
צפוי כי חבילת ה-CoWoS בגודל 14x רטיקל תשלב כ-10 שבבי עיבוד גדולים ו-20 ערימות זיכרון HBM בחבילה אחת, ובכך תהפוך את החבילה למעין מצע חישוב ברמת מערכת . מקורות מסוימים מציינים את 2028 עבור רטיקל 14x, בעוד שאחרים (כולל המצגת של ג'ון He) מתייחסים ל-2029 עבור ייצור מסחרי. הפער משקף ככל הנראה תכנון (tape-out) ב-2028 והרצת ייצור מלאה ב-2029 .
אתגרים טכניים מרכזיים להגדלה
הגדלה לרטיקל 14x (ומעבר לכך) מציגה מספר מכשולים פיזיים ותהליכיים:
עיוות/לחץ מכני: שטח חבילה גדול יותר יוצר כיפוף ולחץ משמעותיים על פני הממשק (interposer), המצע וערימת השבבים, הדורשים חומרים מתקדמים ובקרת תהליכים .
שלמות אות וצפיפות חיבורים: שמירה על חיבורים בעלי רוחב פס גבוה והשהייה נמוכה על פני שטח גדול פי 3 דורשת התקדמות במיקרו-גבשושיות (micro-bumps), מעברי סיליקון (TSVs) ושכבות חלוקה מחדש (redistribution layers) .
אספקת חשמל וניהול תרמי: חבילת 14x המכילה ~10 שבבי עיבוד גדולים ו-20 ערימות HBM תצרוך הספק גבוה במיוחד, ותדרש פתרונות קירור חדשניים ורשתות חלוקת חשמל .
תפירת ליתוגרפיה: חבילות הגדולות מחשיפה בודדת של רטיקל דורשות תפירה מדויקת של מספר חשיפות, אתגר ייצור מרכזי לתפוקה בקנה מידה .
זמינות מצעים: חבילות גדולות יותר דורשות מצעי ABF גדולים יותר עם מספר שכבות גבוה יותר — הרכיב שכבר נמצא במחסור החמור ביותר .
TSMC מאמינה ש-CoWoS ברמת פרוסת הסיליקון (wafer-level), ולא אריזה ברמת פאנל (panel-level), נותרה הדרך הטובה ביותר עבור החיבורים הגדולים ביותר, שכן טכנולוגיות ברמת פאנל אינן יכולות עדיין להשוות לצפיפות החיבורים של CoWoS .
מיצוב תחרותי מול אינטל
החשיפות של TSMC ב-OCP APAC עומדות בניגוד ישיר למאמצי האריזה של אינטל:
פער תפוקה: מספר מקורות בתעשייה מדווחים כי טכנולוגיית האריזה המתקדמת EMIB-T (Embedded Multi-Die Interconnect Bridge) של אינטל עדיין נאבקת להגיע לתפוקה של 90%, בעוד ש-CoWoS של TSMC כבר עברה את רף 98% בייצור המוני . מדובר בפער של 8+ נקודות אחוז בתפוקה בקנה מידה.
מפת דרכים לגודל רטיקל: TSMC מכוונת לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029. אינטל התחייבה בפומבי לחבילה בגודל 12x רטיקל בציר זמן דומה, מה שמציב את TSMC כגדולה ב-15-20% בשטח היעד .
קיבולת ומערכת אקולוגית: TSMC הרחיבה את קיבולת ה-CoWoS ב-106% בשנת 2025 והעלתה את ה-CapEx לשנת 2026 לשיא של 60-64 מיליארד דולר, בין היתר כדי לממן הרחבה נוספת של האריזה . קיבולת ה-CoWoS אזלה עד 2027, מה שאומר שלקוחות TSMC (Nvidia, AMD, Broadcom ועוד) נעולים במערכת האקולוגית של TSMC — חפיר מבני .
עמדת אינטל: עסקי ה-foundry והאריזה של אינטל (כולל EMIB-T) עדיין נמצאים בשלב הרצת התפוקה (yield-ramp) ועדיין לא השיגו קנה ייצור דומה. פער התפוקה והקיבולת משמעותו ש-TSMC נותרת הספקית הדומיננטית של אריזה מתקדמת למאיצי AI מתקדמים לעתיד הנראה לעין.
בשורה התחתונה
חבילת ה-CoWoS של TSMC בגודל 5.5x רטיקל השיגה תפוקות ייצור המוני של 98-99%, והעבירה את צוואר הבקבוק של אספקת שבבי AI הרחק מקווי האריזה של TSMC עצמה אל עבר אספקת זיכרון HBM ומצעי ABF. החברה מתכננת להגדיל לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029, המסוגל לשלב ~10 שבבי עיבוד ו-20 ערימות HBM — אך ניצבת בפני אתגרים מכניים, תרמיים ומצעים משמעותיים. יחסית לטכנולוגיית EMIB-T של אינטל (המוערכת בתפוקה של ~90%), TSMC מחזיקה בהובלה משמעותית בתפוקה, בקנה מידה ובקיבולת באריזה מתקדמת ל-AI.
ג'ון He ציין במפורש כי צוואר הבקבוק עובר במעלה שרשרת האספקה הרחק מיכולת ה-CoWoS של TSMC עצמה:
זיכרון HBM: היצע ה-HBM אזל למעשה לכל אורך 2026 אצל כל שלושת יצרני ה-DRAM הגדולים (SK hynix, Samsung, Micron) . קיים סיכון תפוקה נוסף על HBM4E בערימה של 12 שכבות, כאשר בשוק מדברים על אפשרות שלקוחות מסוימים יחזרו לתצורה של 8 שכבות, מה שיפחית את קיבולת הזיכרון האפקטיבית בחבילה בכ-33% .
מצעי ABF (Ajinomoto Build-up Film): מצעי ABF נותרים צוואר הבקבוק הקריטי עבור חבילות flip-chip בעלות מספר שכבות גבוה. יכולת ה-CoWoS של TSMC עצמה מוקצית במלואה עד 2026 ועמוק לתוך 2027, עם זמני אספקה של 52-78 שבועות להזמנות אריזה ל-AI . המחסור בהיצע מצעי ABF הוא מגבלה מבנית משמעותית המגבילה את כמות החבילות ש-TSMC יכולה לשלוח, ללא תלות בזמינות קווי ה-CoWoS .
תוכניות ההגדלה: מ-5.5x ל-14x רטיקל עד 2028-2029
TSMC הציגה מפת דרכים שאפתנית להגדלת גודל הרטיקל בקצב של בערך "דור אחד בשנה":
אבן דרך
גודל רטיקל
שטח חבילה משוער
ציר זמן
ייצור נוכחי
5.5x
~4,720 מ"מ רבוע
כעת (2026)
הצעד הבא
9.5x
~8,150 מ"מ רבוע
2027
יעד
14x
~12,000 מ"מ רבוע
2028-2029
צפוי כי חבילת ה-CoWoS בגודל 14x רטיקל תשלב כ-10 שבבי עיבוד גדולים ו-20 ערימות זיכרון HBM בחבילה אחת, ובכך תהפוך את החבילה למעין מצע חישוב ברמת מערכת . מקורות מסוימים מציינים את 2028 עבור רטיקל 14x, בעוד שאחרים (כולל המצגת של ג'ון He) מתייחסים ל-2029 עבור ייצור מסחרי. הפער משקף ככל הנראה תכנון (tape-out) ב-2028 והרצת ייצור מלאה ב-2029 .
אתגרים טכניים מרכזיים להגדלה
הגדלה לרטיקל 14x (ומעבר לכך) מציגה מספר מכשולים פיזיים ותהליכיים:
עיוות/לחץ מכני: שטח חבילה גדול יותר יוצר כיפוף ולחץ משמעותיים על פני הממשק (interposer), המצע וערימת השבבים, הדורשים חומרים מתקדמים ובקרת תהליכים .
שלמות אות וצפיפות חיבורים: שמירה על חיבורים בעלי רוחב פס גבוה והשהייה נמוכה על פני שטח גדול פי 3 דורשת התקדמות במיקרו-גבשושיות (micro-bumps), מעברי סיליקון (TSVs) ושכבות חלוקה מחדש (redistribution layers) .
אספקת חשמל וניהול תרמי: חבילת 14x המכילה ~10 שבבי עיבוד גדולים ו-20 ערימות HBM תצרוך הספק גבוה במיוחד, ותדרש פתרונות קירור חדשניים ורשתות חלוקת חשמל .
תפירת ליתוגרפיה: חבילות הגדולות מחשיפה בודדת של רטיקל דורשות תפירה מדויקת של מספר חשיפות, אתגר ייצור מרכזי לתפוקה בקנה מידה .
זמינות מצעים: חבילות גדולות יותר דורשות מצעי ABF גדולים יותר עם מספר שכבות גבוה יותר — הרכיב שכבר נמצא במחסור החמור ביותר .
TSMC מאמינה ש-CoWoS ברמת פרוסת הסיליקון (wafer-level), ולא אריזה ברמת פאנל (panel-level), נותרה הדרך הטובה ביותר עבור החיבורים הגדולים ביותר, שכן טכנולוגיות ברמת פאנל אינן יכולות עדיין להשוות לצפיפות החיבורים של CoWoS .
מיצוב תחרותי מול אינטל
החשיפות של TSMC ב-OCP APAC עומדות בניגוד ישיר למאמצי האריזה של אינטל:
פער תפוקה: מספר מקורות בתעשייה מדווחים כי טכנולוגיית האריזה המתקדמת EMIB-T (Embedded Multi-Die Interconnect Bridge) של אינטל עדיין נאבקת להגיע לתפוקה של 90%, בעוד ש-CoWoS של TSMC כבר עברה את רף 98% בייצור המוני . מדובר בפער של 8+ נקודות אחוז בתפוקה בקנה מידה.
מפת דרכים לגודל רטיקל: TSMC מכוונת לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029. אינטל התחייבה בפומבי לחבילה בגודל 12x רטיקל בציר זמן דומה, מה שמציב את TSMC כגדולה ב-15-20% בשטח היעד .
קיבולת ומערכת אקולוגית: TSMC הרחיבה את קיבולת ה-CoWoS ב-106% בשנת 2025 והעלתה את ה-CapEx לשנת 2026 לשיא של 60-64 מיליארד דולר, בין היתר כדי לממן הרחבה נוספת של האריזה . קיבולת ה-CoWoS אזלה עד 2027, מה שאומר שלקוחות TSMC (Nvidia, AMD, Broadcom ועוד) נעולים במערכת האקולוגית של TSMC — חפיר מבני .
עמדת אינטל: עסקי ה-foundry והאריזה של אינטל (כולל EMIB-T) עדיין נמצאים בשלב הרצת התפוקה (yield-ramp) ועדיין לא השיגו קנה ייצור דומה. פער התפוקה והקיבולת משמעותו ש-TSMC נותרת הספקית הדומיננטית של אריזה מתקדמת למאיצי AI מתקדמים לעתיד הנראה לעין.
בשורה התחתונה
חבילת ה-CoWoS של TSMC בגודל 5.5x רטיקל השיגה תפוקות ייצור המוני של 98-99%, והעבירה את צוואר הבקבוק של אספקת שבבי AI הרחק מקווי האריזה של TSMC עצמה אל עבר אספקת זיכרון HBM ומצעי ABF. החברה מתכננת להגדיל לרטיקל 14x (~12,000 מ"מ רבוע) עד 2028-2029, המסוגל לשלב ~10 שבבי עיבוד ו-20 ערימות HBM — אך ניצבת בפני אתגרים מכניים, תרמיים ומצעים משמעותיים. יחסית לטכנולוגיית EMIB-T של אינטל (המוערכת בתפוקה של ~90%), TSMC מחזיקה בהובלה משמעותית בתפוקה, בקנה מידה ובקיבולת באריזה מתקדמת ל-AI.
