המהפך האנכי של סמסונג: הטרנזיסטור התלת-ממדי הראשון בעולם עם צפיפות שיא של 42nm
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם. פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
פורסם על ידינערך באמצעות DeepSeek-V4-Proהתמונות נוצרו באמצעות GPT Image 1.5
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם.
פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
ההישג מהווה הוכחת כדאיות (Proof of Concept) לטכנולוגיה עתידית עבור שבבי בינה מלאכותית ומחשוב עתיר ביצועים (HPC).
What is Samsung's groundbreaking 3D stacked transistor breakthrough announced at the VLSI Symposium 2026, including the key innovations of tAn artistic visualization of Samsung’s 3DSFET architecture, which stacks N-type and P-type transistors vertically with triple nanosheet channels.
AI Prompt
Create a landscape editorial hero image for this Studio Global article: What is Samsung's groundbreaking 3D stacked transistor breakthrough announced at the VLSI Symposium 2026, including the key innovations of t. Article summary: At the 2026 VLSI Symposium (June 14–18), Samsung Electronics' Semiconductor R&D Center announced the industry's first 3D Stacked Field-Effect Transistor (3DSFET) with a 42nm gate pitch — the smallest ever reported — and . Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "Click here to learn more about Samsung Foundry Forum & SAFE™. Click here to learn more about Samsung Foundry Forum. # From GAA to 3D Stacked FET: Expanding the Transistor into the" source context "From GAA to 3D Stacked FET: Expanding the Transistor into the Third Dimension | Samsung Semiconductor Global" Referen
openai.com
סמסונג שינתה לחלוטין את המבנה הבסיסי של הטרנזיסטור הלוגי, ועולם השבבים שם לב. בוועידת VLSI 2026, חשף מרכז המו"פ של חטיבת השבבים בחברה את הטרנזיסטור התלת-ממדי (3D Stacked FET, או 3DSFET) הפונקציונלי הראשון בתעשייה, וזכה בפרס המאמר הטוב ביותר היוקרתי של הכנס מתוך מאגר של למעלה מ-1,000 מאמרים שהוגשו . לא מדובר רק בשיפור מינורי בצפיפות, אלא בשינוי פרדיגמה – מעבר מאופקי לאנכי – המבטיח לפרוץ את הקירות הפיזיקליים שהלכו ונסגרו על תכנון השבבים המסורתי.
לב ההישג טמון ב-"שיא גובה השער" (Gate Pitch) של 42 ננומטר, מדד המגדיר את הרוחב האופקי של טרנזיסטור בודד. אמת המידה הקודמת בתעשייה הייתה 48 ננומטר, כך שמדובר בקפיצת מדרגה משמעותית בצפיפות הרכיבים . חשוב מכך, סמסונג השיגה זאת לא על ידי הפיכת הטרנזיסטור הקונבנציונלי לקטן יותר, אלא על ידי בנייתו כלפי מעלה.
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "המהפך האנכי של סמסונג: הטרנזיסטור התלת-ממדי הראשון בעולם עם צפיפות שיא של 42nm"?
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם.
What are the key points to validate first?
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם. פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
What should I do next in practice?
ההישג מהווה הוכחת כדאיות (Proof of Concept) לטכנולוגיה עתידית עבור שבבי בינה מלאכותית ומחשוב עתיר ביצועים (HPC).
המהפך האנכי של סמסונג: הטרנזיסטור התלת-ממדי הראשון בעולם עם צפיפות שיא של 42nm
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם. פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
פורסם על ידינערך באמצעות DeepSeek-V4-Proהתמונות נוצרו באמצעות GPT Image 1.5
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם.
פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
ההישג מהווה הוכחת כדאיות (Proof of Concept) לטכנולוגיה עתידית עבור שבבי בינה מלאכותית ומחשוב עתיר ביצועים (HPC).
What is Samsung's groundbreaking 3D stacked transistor breakthrough announced at the VLSI Symposium 2026, including the key innovations of tAn artistic visualization of Samsung’s 3DSFET architecture, which stacks N-type and P-type transistors vertically with triple nanosheet channels.
AI Prompt
Create a landscape editorial hero image for this Studio Global article: What is Samsung's groundbreaking 3D stacked transistor breakthrough announced at the VLSI Symposium 2026, including the key innovations of t. Article summary: At the 2026 VLSI Symposium (June 14–18), Samsung Electronics' Semiconductor R&D Center announced the industry's first 3D Stacked Field-Effect Transistor (3DSFET) with a 42nm gate pitch — the smallest ever reported — and . Topic tags: general, general web, user generated. Reference image context from search candidates: Reference image 1: visual subject "Click here to learn more about Samsung Foundry Forum & SAFE™. Click here to learn more about Samsung Foundry Forum. # From GAA to 3D Stacked FET: Expanding the Transistor into the" source context "From GAA to 3D Stacked FET: Expanding the Transistor into the Third Dimension | Samsung Semiconductor Global" Referen
openai.com
סמסונג שינתה לחלוטין את המבנה הבסיסי של הטרנזיסטור הלוגי, ועולם השבבים שם לב. בוועידת VLSI 2026, חשף מרכז המו"פ של חטיבת השבבים בחברה את הטרנזיסטור התלת-ממדי (3D Stacked FET, או 3DSFET) הפונקציונלי הראשון בתעשייה, וזכה בפרס המאמר הטוב ביותר היוקרתי של הכנס מתוך מאגר של למעלה מ-1,000 מאמרים שהוגשו . לא מדובר רק בשיפור מינורי בצפיפות, אלא בשינוי פרדיגמה – מעבר מאופקי לאנכי – המבטיח לפרוץ את הקירות הפיזיקליים שהלכו ונסגרו על תכנון השבבים המסורתי.
לב ההישג טמון ב-"שיא גובה השער" (Gate Pitch) של 42 ננומטר, מדד המגדיר את הרוחב האופקי של טרנזיסטור בודד. אמת המידה הקודמת בתעשייה הייתה 48 ננומטר, כך שמדובר בקפיצת מדרגה משמעותית בצפיפות הרכיבים . חשוב מכך, סמסונג השיגה זאת לא על ידי הפיכת הטרנזיסטור הקונבנציונלי לקטן יותר, אלא על ידי בנייתו כלפי מעלה.
Studio Global AI
Continue your research
This page includes a source-backed answer you can continue inside Studio Global.
What is the short answer to "המהפך האנכי של סמסונג: הטרנזיסטור התלת-ממדי הראשון בעולם עם צפיפות שיא של 42nm"?
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם.
What are the key points to validate first?
סמסונג הדגימה לראשונה בעולם טרנזיסטור תלת ממדי (3DSFET) בעל "גובה שער" (Gate Pitch) של 42 ננומטר – שיא עולמי חדש, לעומת 48 הננומטר שהיוו את השיא הקודם. פריצת הדרך מתבססת על ארכיטקטורת ערימה אנכית של טרנזיסטורים מסוג N ו P, תוך שימוש בתעלות ננו שכבות (Nanosheet) משולשות.
What should I do next in practice?
ההישג מהווה הוכחת כדאיות (Proof of Concept) לטכנולוגיה עתידית עבור שבבי בינה מלאכותית ומחשוב עתיר ביצועים (HPC).
במשך עשרות שנים, התקדמות השבבים הלוגיים הייתה סיפור של כיווץ ממדי הטרנזיסטור כדי לדחוס יותר כוח לאותו שטח סיליקון. ואולם, המזעור האופקי הזה נתקל בצוואר בקבוק מהותי. כדי למנוע הפרעות חשמליות בין טרנזיסטורים סמוכים מטיפוס N (NMOS) ו-P (PMOS) המונחים זה לצד זה, נדרשת שכבה מבדדת פיזית. לא ניתן לדלל את השכבה המבודדת הזו ללא הגבלת זמן מבלי להסתכן בהפרעות (Crosstalk), מה שמציב גבול קשיח למידת הצפיפות שניתן להשיג .
החידוש של סמסונג הוא עקיפת הבעיה לחלוטין. במקום למקם טרנזיסטורי NMOS ו-PMOS זה לצד זה, ארכיטקטורת ה-3DSFET החדשה מערימה אותם זה על גבי זה באופן אנכי. המשמעות היא ששכבת הבידוד הקריטית בין שני סוגי הטרנזיסטורים הופכת למבנה אנכי, שאינו צורך שטח פנים נוסף על גבי השבב. בתיאוריה, גישה זו יכולה להכפיל את צפיפות הטרנזיסטורים באותה טביעת רגל מבלי להיתקל במגבלות הבידוד האופקי .
היישום המעשי של החזון האנכי הזה הוא הישג של הנדסת חומרים ודיוק מופלג. הצוות של סמסונג לא הסתפק בערימה של שני טרנזיסטורים פשוטים זה על גבי זה. רכיב ה-3DSFET שלהם משתמש בתעלות ננו-שכבות (Nanosheet) משולשות הן עבור הטרנזיסטור העליון (P) והן עבור התחתון (N), כלומר, בסך הכול שש ננו-שכבות על פרוסת סיליקון אחת. זהו המספר הגדול ביותר של ננו-שכבות שהודגם אי פעם בטרנזיסטור תלת-ממדי או ב-CFET (Complementary FET) . ארכיטקטורת ננו-שכבות מספקת ממילא שליטה אלקטרוסטטית מעולה על הזרם, והשילוב שלה עם ערימה אנכית יוצר סינרגיה עוצמתית לשיפור ביצועים ויעילות הספק.
כדי להשיג זאת, נדרשו המהנדסים לפתור את האתגר הקריטי של בידוד חשמלי. הטרנזיסטורים הסמוכים באופן אנכי זקוקים למחסום מבודד מושלם כדי לתפקד באופן עצמאי. הצוות הציג שכבה דיאלקטרית (מבודדת) איכותית בין הטרנזיסטור העליון לזה התחתון. מבודד אנכי זה הוא המפתח שמאפשר את האינטגרציה הצפופה, ומבטל את ההפרעות ההדדיות שהיו הופכות את התכנון ללא-פונקציונלי .
התוצאה היא רכיב שפועל במלואו, בעל שיא גובה שער של 42nm, הקטן ביותר שתועד בפומבי. ווקהיון קוון (Wookhyun Kwon), מומחה מצוות פיתוח טכנולוגיות הלוגיקה של סמסונג, הבהיר כי בעוד שמחקרים קודמים דיווחו על ממדים קטנים יותר, הנתון של 42nm הוא הקטן ביותר שהושג אי פעם במבנה טרנזיסטור ממשי שיוצר .
אימות והוקרה בדמות פרס
החשיבות של עבודה זו זכתה להכרה מיידית מצד קהילת האקדמיה והתעשייה בוועידת VLSI, הנחשבת לאחת משלוש ועידות השבבים המובילות בעולם. המאמר, שכותרתו: "הדגמה ראשונה של טרנזיסטורי FET תלת-ממדיים בגובה שער של 42nm הכוללים תעלות ננו-שכבות משולשות עבור יישומי לוגיקה מתקדמים" ואשר נכתב על ידי דונגהון הואנג (Donghoon Hwang) ועמיתיו, השיג ציון ביקורת עמיתים של 8.29 מתוך 10, הגבוה ביותר מבין כלל המאמרים שהוגשו . ציון יוצא דופן זה זיכה אותו הן בפרס המאמר הטוב ביותר והן בבחירתו כ-"גולת הכותרת הטכנולוגית" של ועידת VLSI .
הדרך קדימה עבור שבבי AI ו-HPC
סמסונג חוזה את ארכיטקטורת ה-3DSFET כטכנולוגיה יסודית לעתיד השבבים הלוגיים עתירי הביצועים, במיוחד עבור הדרישות הקיצוניות של יישומי בינה מלאכותית (AI) ומחשוב עתיר ביצועים (HPC) מהדור הבא, שבהם צפיפות טרנזיסטורים היא מנוף קריטי לביצועים .
עם זאת, חיוני לראות בכך הוכחת היתכנות (Proof-of-Concept) מונומנטלית, ולא הכרזת מוצר. העבודה נמצאת כעת בשלב ההדגמה. צוות פיתוח טכנולוגיות הלוגיקה של סמסונג הצהיר כי ימשיך במחקר במטרה להגיע למסחור בסופו של דבר, אך לא צוין לוח זמנים לייצור המוני. נדרש פיתוח נרחב כדי להפוך הדגמת רכיב בודד זה לתהליך בר-ייצור המוני בעל נצולת גבוהה (High-yield) . למרות הדרך הארוכה שעוד לפניה, סמסונג סיפקה תשובה מוחשית ומאומתת לשאלה מה יבוא אחרי עידן הננו-שכבות: עולים למעלה.
במשך עשרות שנים, התקדמות השבבים הלוגיים הייתה סיפור של כיווץ ממדי הטרנזיסטור כדי לדחוס יותר כוח לאותו שטח סיליקון. ואולם, המזעור האופקי הזה נתקל בצוואר בקבוק מהותי. כדי למנוע הפרעות חשמליות בין טרנזיסטורים סמוכים מטיפוס N (NMOS) ו-P (PMOS) המונחים זה לצד זה, נדרשת שכבה מבדדת פיזית. לא ניתן לדלל את השכבה המבודדת הזו ללא הגבלת זמן מבלי להסתכן בהפרעות (Crosstalk), מה שמציב גבול קשיח למידת הצפיפות שניתן להשיג .
החידוש של סמסונג הוא עקיפת הבעיה לחלוטין. במקום למקם טרנזיסטורי NMOS ו-PMOS זה לצד זה, ארכיטקטורת ה-3DSFET החדשה מערימה אותם זה על גבי זה באופן אנכי. המשמעות היא ששכבת הבידוד הקריטית בין שני סוגי הטרנזיסטורים הופכת למבנה אנכי, שאינו צורך שטח פנים נוסף על גבי השבב. בתיאוריה, גישה זו יכולה להכפיל את צפיפות הטרנזיסטורים באותה טביעת רגל מבלי להיתקל במגבלות הבידוד האופקי .
היישום המעשי של החזון האנכי הזה הוא הישג של הנדסת חומרים ודיוק מופלג. הצוות של סמסונג לא הסתפק בערימה של שני טרנזיסטורים פשוטים זה על גבי זה. רכיב ה-3DSFET שלהם משתמש בתעלות ננו-שכבות (Nanosheet) משולשות הן עבור הטרנזיסטור העליון (P) והן עבור התחתון (N), כלומר, בסך הכול שש ננו-שכבות על פרוסת סיליקון אחת. זהו המספר הגדול ביותר של ננו-שכבות שהודגם אי פעם בטרנזיסטור תלת-ממדי או ב-CFET (Complementary FET) . ארכיטקטורת ננו-שכבות מספקת ממילא שליטה אלקטרוסטטית מעולה על הזרם, והשילוב שלה עם ערימה אנכית יוצר סינרגיה עוצמתית לשיפור ביצועים ויעילות הספק.
כדי להשיג זאת, נדרשו המהנדסים לפתור את האתגר הקריטי של בידוד חשמלי. הטרנזיסטורים הסמוכים באופן אנכי זקוקים למחסום מבודד מושלם כדי לתפקד באופן עצמאי. הצוות הציג שכבה דיאלקטרית (מבודדת) איכותית בין הטרנזיסטור העליון לזה התחתון. מבודד אנכי זה הוא המפתח שמאפשר את האינטגרציה הצפופה, ומבטל את ההפרעות ההדדיות שהיו הופכות את התכנון ללא-פונקציונלי .
התוצאה היא רכיב שפועל במלואו, בעל שיא גובה שער של 42nm, הקטן ביותר שתועד בפומבי. ווקהיון קוון (Wookhyun Kwon), מומחה מצוות פיתוח טכנולוגיות הלוגיקה של סמסונג, הבהיר כי בעוד שמחקרים קודמים דיווחו על ממדים קטנים יותר, הנתון של 42nm הוא הקטן ביותר שהושג אי פעם במבנה טרנזיסטור ממשי שיוצר .
אימות והוקרה בדמות פרס
החשיבות של עבודה זו זכתה להכרה מיידית מצד קהילת האקדמיה והתעשייה בוועידת VLSI, הנחשבת לאחת משלוש ועידות השבבים המובילות בעולם. המאמר, שכותרתו: "הדגמה ראשונה של טרנזיסטורי FET תלת-ממדיים בגובה שער של 42nm הכוללים תעלות ננו-שכבות משולשות עבור יישומי לוגיקה מתקדמים" ואשר נכתב על ידי דונגהון הואנג (Donghoon Hwang) ועמיתיו, השיג ציון ביקורת עמיתים של 8.29 מתוך 10, הגבוה ביותר מבין כלל המאמרים שהוגשו . ציון יוצא דופן זה זיכה אותו הן בפרס המאמר הטוב ביותר והן בבחירתו כ-"גולת הכותרת הטכנולוגית" של ועידת VLSI .
הדרך קדימה עבור שבבי AI ו-HPC
סמסונג חוזה את ארכיטקטורת ה-3DSFET כטכנולוגיה יסודית לעתיד השבבים הלוגיים עתירי הביצועים, במיוחד עבור הדרישות הקיצוניות של יישומי בינה מלאכותית (AI) ומחשוב עתיר ביצועים (HPC) מהדור הבא, שבהם צפיפות טרנזיסטורים היא מנוף קריטי לביצועים .
עם זאת, חיוני לראות בכך הוכחת היתכנות (Proof-of-Concept) מונומנטלית, ולא הכרזת מוצר. העבודה נמצאת כעת בשלב ההדגמה. צוות פיתוח טכנולוגיות הלוגיקה של סמסונג הצהיר כי ימשיך במחקר במטרה להגיע למסחור בסופו של דבר, אך לא צוין לוח זמנים לייצור המוני. נדרש פיתוח נרחב כדי להפוך הדגמת רכיב בודד זה לתהליך בר-ייצור המוני בעל נצולת גבוהה (High-yield) . למרות הדרך הארוכה שעוד לפניה, סמסונג סיפקה תשובה מוחשית ומאומתת לשאלה מה יבוא אחרי עידן הננו-שכבות: עולים למעלה.
news.samsungsemiconductor.comBreaking Through the Limits of Horizontal Scaling with ...
biz.chosun.comSamsung Electronics debuts 3D stacked logic transistors, wins VLSI best paper
finance.sina.com.cn从 GAA 到 3D 堆叠式 FET：三星展示业界最小 42nm 栅距 3D 堆叠晶体管，理论密度翻倍
vlsisymposium.orgTechnical Highlights from the 2026 Symposium on VLSI ...