אינטל נכנסת לשלב ייצור ראשוני בתהליך 18A-P: מהיר ב-9%, חסכוני ב-18%, ואפל מתבוננת מהצד

בסימפוזיון VLSI 2026 שהתקיים בהונולולו, מימשה אינטל הבטחה שנתנה לפני שנה: תהליך הייצור 18A-P, גרסת שיפור הביצועים הראשונה למשפחת ה-18A, נכנס רשמית לשלב "ייצור בסיכון" (Risk Production) . זוהי הרבה יותר מסממן בלוח זמנים. זהו מבחן מכריע ליכולת הביצוע של חטיבת היצור של אינטל, וצעד חיוני במאמץ למשוך לקוחות חיצוניים בהיקפים גדולים, שיאפשרו לה להתחרות בענקית TSMC .

ייצור בסיכון הוא השלב שבו מייצרים נפחים נמוכים של פרוסות סיליקון מלאות על פס ייצור סטנדרטי. המטרה היא לאפשר לאינטל ולשותפותיה להעריך את שיעור התקלות, הביצועים והשונוּת לפני תחילת הייצור ההמוני. זהו השער הטכני האחרון לפני מעבר לייצור בנפח גבוה (HVM - High Volume Manufacturing) .

מה מביא 18A-P לשולחן: ביצועים והספק

המאמר הטכני של אינטל, שהוצג כאחד מנקודות השיא בכנס, חשף את החידושים המרכזיים . תהליך 18A-P מציע למתכנני שבבים עסקת חבילה פשוטה: הם יכולים לקבל שיפור של 9% בביצועים באותה צריכת חשמל, או לקצץ 18% מצריכת החשמל באותה רמת ביצועים, בהשוואה לתהליך הבסיסי 18A, במתח של 0.75V .

השיפורים האלה אינם תוצאה של מזעור טרנזיסטורים קונבנציונלי. במקום זאת, אינטל השיגה אותם באמצעות מספר חידושים מרכזיים:

• אפשרויות טרנזיסטור חדשות ובקרת שונוּת הדוקה יותר: החברה הציגה זוגות נוספים של מתח סף לוגי (VT) והדקה את בקרת הסטיות (Skew), מה שאומר שאחידות הביצועים על פני הפרוסה טובה יותר. כמו כן, נוספו ספריות רכיבים חדשות בהספק נמוך ובביצועים גבוהים, הן עבור גבהי תאים בצפיפות גבוהה (HD) והן בביצועים גבוהים (HP) .
• טכנולוגיית Power Boost: אפשרות טרנזיסטור חדשה בשם "Power Boost" מציגה מבנה דו-מגעי בעל התנגדות נמוכה. זה מאפשר זרם הדק (Drive Current) גבוה יותר ותדר פעולה מהיר יותר באותה קיבול, מה שמתורגם לשיפור במהירות ללא עלייה יחסית בצריכת ההספק .

פותרים את בעיית החום עם PowerVia

אחד השיפורים הבולטים ביותר עשוי להיות דווקא בניהול החום – סוגיה קריטית עבור מחשוב עתיר ביצועים. 18A-P מתבסס על טכנולוגיית אספקת המתח מגב השבב PowerVia, אותה השיקה אינטל לראשונה בתהליך 18A . ב-18A-P, חומרים ועיצוב משופרים הובילו לשיפור של 20%–40% בהתנגדות התרמית ולשיפור של 10%–30% בהתנגדות חיבורי ה-Via . משמעות הדבר היא שבב שלא רק פועל מהר יותר וצורך פחות חשמל, אלא גם קל משמעותית לקירור – תכונה חיונית לעומסי עבודה צפופים של מרכזי נתונים ובינה מלאכותית.

"ההטבה הרוצחת": בלי לתכנן מחדש

עבור עסק יצור השבבים שמנסה לזכות באמונם של לקוחות סקפטיים, ההיבט המעשי ביותר של 18A-P עשוי להיות פשוט תאימות. אינטל אישרה כי 18A-P תואם באופן מלא לחוקי התכנון (Design Rules) של תהליך 18A הבסיסי . מדובר במהלך אסטרטגי מבריק. לקוח שכבר השקיע בתכנון שבב עבור 18A – או אפילו מי שהתחיל לפתח עבורו – יכול לעבור ל-18A-P המשופר ללא תכנון מחדש מאפס. הוא פשוט יוכל להדר (Recompile) את התכנון הפיזי הקיים שלו וליהנות באופן מידי מהשיפורים בביצועים, בהספק ובחום .

תאימות זו מפחיתה באופן דרמטי את הסיכון והעלות שבאימוץ, מה שהופך את 18A-P למעין "שדרוג בהינף יד" במקום מחויבות לפלטפורמה חדשה .

שאלת אפל: משמועה למציאות

העמידה בלוח הזמנים בכניסה לייצור בסיכון היא איתות ישיר לשוק שחטיבת היצור של אינטל יכולה להיות שותפת ייצור אמינה לטווח ארוך. אמינות זו נמצאת בלב קו העלילה המסקרן ביותר סביב 18A-P: עסקה פוטנציאלית עם אפל.

דיווחים והערות אנליסטים רבים הצביעו על כך שאפל בוחנת באופן פעיל את תהליך ה-18A של אינטל עבור שבבי ה-M ברמת הכניסה שלה. מינג-צ'י קואו דיווח כי אפל קיבלה גרסה 0.9.1 של ערכת תכנון התהליך (PDK – Process Design Kit) עבור 18A-P, וכי תוצאות סימולציות פנימיות היו מעודדות מספיק בכדי להמתין לגרסה הסופית 1.0 . אנליסט KeyBanc, ג'ון וין, ציין כי בדיקותיו העלו שאינטל "הנחיתה את אפל כלקוחה על תהליך 18A עבור מעבדי M בסדרה נמוכה למקבוקים ולאייפדים", עם תחילת ייצור צפויה ב-2027 . התאימות בחוקי התכנון משמעותה שאפל תוכל להתחיל עם תכנונים בסיכון נמוך יותר על 18A, ולעבור באופן שקוף לפרוסות 18A-P בעלות נצילות וביצועים גבוהים יותר למוצר הסופי .

מעבר לאפל, על פי הדיווחים גם גוגל בוחנת את טכנולוגיית האריזה המתקדמת של אינטל עבור מאיץ הבינה המלאכותית מהדור הבא TPU v8e, מה שמסמן עניין רחב יותר במערכת האקולוגית של הייצור של אינטל .

מעבר ל-18A-P: צינור המחקר לטווח הארוך

אינטל ניצלה את הסימפוזיון כדי להבהיר ש-18A-P הוא רק תחנה אחת במפת דרכים ארוכה בהרבה. בהרצאה מוזמנת, פירט עמית אינטל, אריק קרל, כיצד השילוב של טרנזיסטורי RibbonFET (טרנזיסטורי GAA – Gate-All-Around) וטכנולוגיית PowerVia מספק בסיס בר-הרחבה לצמתים לוגיים עתידיים. המצגת כימתה יתרונות הכוללים הפחתה של 11% בשטח הניתוב (Routed Area) והפחתה של פי 10 בצניחת המתח הדינמית (Dynamic Voltage Droop), שיכולה לאפשר שיפור של עד 6% בתדר .

במבט רחוק יותר קדימה, אינטל שיתפה מחקר חדש על רכיבי CFET (Complementary FET) – ארכיטקטורת טרנזיסטורים מהדור הבא שמערמת טרנזיסטורי NMOS ו-PMOS בצורה אנכית כדי להגדיל את הצפיפות באופן משמעותי. הנתונים הראו אבות-טיפוס עם מרווח שער (Gate Pitch) של 45 ננומטר, שילוב PowerVia, וחיבורים ישירים מהגב (Backside), כולם אבני בניין לעידן שמעבר ל-2 ננומטר .

עבור חטיבת היצור של אינטל, 18A-P הוא כעת ההוכחה המוחשית ביותר לכך שהיא מסוגלת לבצע מפת דרכים מתקדמת, להשיג שיפורי ביצועים מדידים, ולדבר בשפה שהכי חשובה ללקוחות חיצוניים: דרך פשוטה ונטולת סיכונים להשגת שבב טוב יותר. האם זה יתורגם לחוזים חתומים עם השמות הגדולים בתעשייה? זה כבר יהיה הסיפור של 12 החודשים הקרובים.