FMS 2026 : zHBM, NAND à plus de 400 couches et nouvelle architecture mémoire pour l’IA

L’objectif est de réduire la distance parcourue par les données entre le calcul et la mémoire. Cette approche pourrait augmenter la bande passante tout en limitant l’énergie consacrée aux transferts . Samsung avance plusieurs chiffres particulièrement ambitieux :

• Performances : jusqu’à 8 fois celles de la HBM5, selon l’entreprise . Certaines publications évoquent également une vitesse de transfert quatre fois supérieure à celle de la HBM4, pour un quart de la consommation énergétique .
• Densité : la prochaine génération de liaison entre tranches de silicium (wafer bonding) pourrait offrir plus de 10 fois la densité mémoire d’une HBM conventionnelle .
• Efficacité énergétique : Samsung évoque une efficacité environ trois fois supérieure, soit une consommation réduite d’environ 66 % par rapport à la HBM5 .
• Maturité : point essentiel, zHBM reste un modèle conceptuel. La technologie n’est pas annoncée comme étant en production .

Samsung a aussi présenté zNAND-O, une architecture conceptuelle orientée vers l’inférence d’IA en périphérie (edge AI), où les calculs sont réalisés plus près des utilisateurs ou des appareils .

Les chiffres de zHBM doivent donc être lus comme des projections technologiques, et non comme les performances d’un composant disponible aujourd’hui.

V10 BV-NAND : Samsung franchit le seuil des 400 couches

L’annonce la plus concrète de Samsung concerne le V10 BV-NAND (Bonding V-NAND). Cette mémoire flash NAND sépare la matrice de cellules mémoire de sa logique périphérique, puis assemble les deux tranches de silicium par une technique de liaison de wafers .

Cette méthode permet d’augmenter la densité sans se limiter à une architecture plane. Samsung annonce :

• Plus de 400 couches actives, un record pour la gamme V-NAND de l’entreprise .
• Environ 58 % de densité mémoire supplémentaire par rapport à la génération V9 .
• Une efficacité énergétique qui serait multipliée par trois, ainsi qu’une réduction de la résistance thermique, selon Samsung .
• Une production de masse déjà lancée, ce qui ferait du V10 BV-NAND la première mémoire NAND commercialisée à dépasser les 400 couches .

À la différence de zHBM, le V10 BV-NAND ne relève donc pas uniquement de la feuille de route : son statut industriel est présenté comme plus avancé et déjà lié à la production en volume.

HBF : une couche intermédiaire entre la HBM et le SSD

SK hynix et SanDisk ont également publié la première spécification technique ouverte de la High Bandwidth Flash (HBF) via l’Open Compute Project (OCP) . L’OCP est un projet qui rassemble des acteurs du secteur autour de spécifications ouvertes pour les infrastructures informatiques.

L’idée de la HBF est de créer une couche située entre la mémoire DRAM à très haut débit — notamment la HBM — et les SSD NVMe classiques. Elle offrirait davantage de capacité que la HBM, tout en restant plus rapide et plus directement accessible par les processeurs qu’un stockage flash traditionnel.

La première spécification prévoit :

• Jusqu’à 512 Go de capacité ;
• Des empilements NAND de type 8-high et 16-high, c’est-à-dire composés respectivement de huit ou seize dies superposés ;
• Jusqu’à 3,0 To/s de bande passante via une interface UCIe .

Google DeepMind et Tenstorrent ont rejoint l’alliance HBF, apportant une participation à la fois logicielle, architecturale et liée aux processeurs d’IA . Le choix d’une spécification ouverte est stratégique : il peut faciliter l’interopérabilité entre les accélérateurs, les systèmes mémoire et les solutions de stockage de différents fournisseurs.

Pourquoi la HBM seule ne suffit plus

Les présentations et les tables rondes du FMS 2026 ont convergé vers un même constat : la HBM reste indispensable pour alimenter rapidement les accélérateurs, mais elle ne peut pas fournir seule toute la capacité nécessaire aux systèmes d’IA modernes .

Les infrastructures futures devraient plutôt fonctionner avec plusieurs niveaux de mémoire, chacun associé à un compromis différent entre vitesse, capacité, coût et consommation :

1. HBM au plus près de l’accélérateur pour les données nécessitant la latence la plus faible ;
2. Mémoire CXL pour étendre ou mutualiser la capacité mémoire entre composants ;
3. HBF ou d’autres solutions flash à haut débit pour stocker davantage de données avec un accès rapide ;
4. SSD NVMe pour les volumes importants et les données moins fréquemment sollicitées.

Cette organisation est souvent appelée mémoire hiérarchisée. Elle devient particulièrement importante pour l’inférence, notamment lorsque les modèles doivent conserver de grandes quantités de contexte ou gérer de nombreux utilisateurs simultanément. Les présentations de Marvell ont ainsi mis l’accent sur des infrastructures d’inférence pour des systèmes d’IA agentique, nécessitant une combinaison de mémoires et de stockages plutôt qu’une dépendance exclusive à la HBM .

Deux affirmations qui restent non vérifiées

La question initiale avançait également deux affirmations spectaculaires qui ne peuvent pas être confirmées avec les sources publiées disponibles sur le FMS 2026.

La première attribuait à Nvidia une prédiction selon laquelle le nombre d’agents d’IA finirait par dépasser la population mondiale, avec un passage d’une tarification de la mémoire au gigaoctet à une tarification fondée sur le coût par opération d’entrée-sortie (I/O). Aucun des comptes rendus accessibles ne permet de vérifier cette déclaration.

La seconde affirmait que Samsung, SK hynix et Micron auraient déjà vendu l’intégralité de leur production DRAM et HBM pour 2027, certains clients ne recevant que 60 à 70 % des volumes demandés. Cette information n’a pas non plus été corroborée par les sources disponibles. Elle a éventuellement pu être évoquée lors d’une table ronde ou d’une présentation non reprise dans les articles indexés.

Ce que l’on peut retenir

Les éléments solidement documentés sont donc les suivants :

Le message du FMS 2026 est moins celui d’un remplacement de la HBM que celui d’une diversification. La HBM continuera d’occuper le sommet de la hiérarchie, tandis que la flash, le CXL et les SSD rapides devront absorber une part croissante des données nécessaires à l’inférence IA.