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Samsung V10 BV-NAND : ce que révèle la NAND de 10e génération
Dévoilée en détail le 31 août 2026, la V10 BV NAND de Samsung dépasse 400 lignes de mots et revendique une densité binaire supérieure de plus de 58 % à celle de la V9. Son architecture sépare la matrice de cellules NAND des circuits périphériques, fabriqués sur deux wafers puis liés ; un procédé HARC Merge en trois...
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Points clés à retenir
- Dévoilée en détail le 31 août 2026, la V10 BV NAND de Samsung dépasse 400 lignes de mots et revendique une densité binaire supérieure de plus de 58 % à celle de la V9.
- Son architecture sépare la matrice de cellules NAND des circuits périphériques, fabriqués sur deux wafers puis liés ; un procédé HARC Merge en trois empilements permet de dépasser les 400 couches.
- Samsung vise le stockage haute capacité et économe en énergie pour les centres de données d’IA, aux côtés des concepts zHBM et zNAND O.
Prompt IA
openai.comCreate a landscape editorial hero image for this Studio Global article: What technical details did Samsung reveal on August 31, 2026, about its 10th-generation V10 BV-NAND flash memory chip—including its “full ca. Article summary: Samsung said V10 BV-NAND is a 10th-generation, 3D bonded NAND design intended to raise capacity, throughput, and energy efficiency for AI storage. Its disclosed performance claims versus V9 were over 58% higher bit densi. Topic tags: general, news, general web. Style: premium digital editorial illustration, source-backed research mood, clean composition, high detail, modern web publication hero. Use reference image context only for broad subject, composition, and topical grounding; do not copy the exact image. Avoid: logos, brand marks, copyrighted characters, real person likenesses, fake screenshots, UI text, readable text, watermarks, charts with fake numbers
La V10 Bonding V-NAND de Samsung, également appelée BV-NAND, est une mémoire flash NAND 3D de 10e génération. Sa conception repose sur la liaison de wafers et sur un empilement de plus de 400 lignes de mots — les structures qui définissent les couches de cellules mémoire. Samsung la présente comme une technologie destinée aux systèmes de l’ère de l’IA, qui doivent stocker davantage de données tout en accélérant leur circulation et en maîtrisant leur consommation électrique. 1
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Dans les informations publiées le 31 août, Samsung annonce par rapport à la V9 une densité binaire supérieure de plus de 58 %, des vitesses d’entrée-sortie dépassant 4,8 Gbit/s — soit une progression de plus de 33 % — et une consommation réduite de plus de 25 %. 2
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Comment la V10 dépasse les 400 couches
Samsung n’essaie pas de fabriquer toute cette structure ultra-haute en un seul bloc. La V10 utilise un procédé baptisé 3-Stack HARC Merge : les cellules mémoire sont réparties dans trois sections d’empilement, fabriquées séparément, puis reliées verticalement. Les techniques Multi Hole et Zero Dummy Hole sont également employées pour limiter les difficultés liées à un nombre de couches aussi élevé. 13
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Cette méthode est importante car augmenter la densité d’une NAND ne consiste pas simplement à empiler toujours plus de couches. Plus la structure s’allonge, plus les problèmes de fabrication, d’alignement et de performances électriques deviennent complexes. En divisant l’architecture en plusieurs sections, Samsung cherche à poursuivre l’empilement vertical tout en réduisant ces contraintes de procédé.
Les sources fournies établissent bien l’existence de trois empilements et des techniques qui les accompagnent, mais ne décrivent pas en détail chaque étape de fabrication.
Le rôle de la liaison entre wafers
La V10 sépare la matrice de cellules NAND de ses circuits périphériques — souvent désignés par le terme « Peri ». Samsung fabrique ces deux éléments sur des wafers distincts, puis les assemble par liaison de wafers. La matrice mémoire et les circuits de contrôle peuvent ainsi être développés et optimisés indépendamment avant leur assemblage. 2
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L’objectif est d’améliorer la densité et les performances sans se contenter de rendre un unique empilement toujours plus haut. Samsung indique aussi que cette architecture liée permet de prendre en charge des circuits périphériques plus performants, ce qui contribue aux progrès annoncés en matière de transfert de données et d’efficacité énergétique. 2
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Que signifie « full capping » ?
Les articles fournis décrivent le full capping comme une disposition dans laquelle le die périphérique inférieur correspond à l’empreinte du die supérieur contenant la matrice de cellules, au lieu de dépasser sur les côtés. Une telle organisation permettrait de préserver l’efficacité en matière de surface occupée dans la puce et le boîtier, tout en conservant les bénéfices de wafers fabriqués séparément.
Il faut toutefois rester prudent sur ce point. Les documents primaires de Samsung et les extraits disponibles confirment clairement la fabrication séparée de la matrice et des circuits périphériques, ainsi que leur liaison. Ils ne documentent pas de manière indépendante les détails géométriques associés au terme « full capping » ni la mise en œuvre exacte de cette correspondance d’empreinte. L’architecture générale est donc étayée, tandis que l’interprétation précise de la disposition doit être considérée avec réserve.
Les gains annoncés face à la V9
Samsung compare ainsi sa V10 à la NAND V9 de génération précédente :
- Densité binaire : plus de 58 % supérieure ;
- Vitesse d’entrée-sortie : plus de 4,8 Gbit/s, soit une amélioration de plus de 33 % ;
- Consommation électrique : réduite de plus de 25 %.
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Une densité binaire accrue peut permettre d’intégrer davantage de capacité dans une surface physique comparable. D’après les informations consacrées aux projets de Samsung, la V10 pourrait notamment servir de base à des SSD de très grande capacité, jusqu’à 128 To, ainsi qu’à de futurs SSD compatibles PCIe Gen7. 13
Ces chiffres restent les revendications de Samsung et non les résultats de tests indépendants. Les éléments disponibles ne permettent pas de déterminer comment ces gains se traduiront dans chaque modèle de SSD, selon le contrôleur utilisé, la charge de travail ou la configuration retenue.
Pourquoi viser le stockage pour l’IA ?
Les centres de données dédiés à l’IA ont besoin de vastes capacités pour conserver les données d’entraînement, les points de contrôle des modèles et d’autres ensembles de données volumineux. La NAND ne remplace pas la DRAM à haute bande passante, dont les caractéristiques sont différentes. Elle peut en revanche constituer la couche de stockage orientée capacité, pour laquelle la densité et la consommation énergétique sont déterminantes.
Samsung a présenté la V10 dans le cadre d’une stratégie plus large autour de la mémoire pour l’IA, qui comprend également zHBM et zNAND-O. L’entreprise décrit zHBM comme un concept visant à rapprocher la mémoire à haute bande passante d’un accélérateur d’IA, voire à l’empiler verticalement au-dessus de celui-ci. zNAND-O est pour sa part un concept de NAND hautes performances développé en versions à quatre et huit couches. 5
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Le point commun de cette feuille de route est l’intégration verticale : exploiter des structures mémoire ou un assemblage tridimensionnels pour répondre aux contraintes d’espace, de bande passante, de consommation et de dissipation thermique. La V10 est le volet consacré au stockage, tandis que zHBM et zNAND-O restent, selon les éléments fournis, des architectures conceptuelles ou en développement, sans calendrier de production confirmé. 1
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Commercialisation : ce qui est confirmé, et ce qui ne l’est pas
Samsung a présenté la V10 comme un prototype et une technologie de nouvelle génération lors de la conférence Future of Memory and Storage 2026. L’interview publiée le 31 août et les articles fournis ne donnent pas de date ferme de production de masse ou d’expédition. 1
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Il convient donc de ne pas transformer les autres éléments de feuille de route en engagements confirmés. Les sources disponibles ne permettent pas d’établir avec certitude une date de commercialisation de la V10, un lancement de la NAND de 11e génération en 2027 ou un objectif ferme de NAND à 1 000 couches en 2030. Des articles antérieurs ont évoqué une cible de 1 000 couches, mais ces informations ne constituent pas un calendrier officiellement confirmé par Samsung. 25
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La conclusion la plus solide est plus circonscrite : la V10 montre comment Samsung entend dépasser 400 couches de NAND grâce à une architecture cellulaire en trois empilements et à la liaison de wafers distincts pour les cellules et les circuits périphériques. Les gains annoncés concernent la densité, les entrées-sorties et l’efficacité énergétique. Sa disponibilité commerciale, comme le rythme des générations suivantes, reste encore à préciser.
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Quelle est la réponse courte à « Samsung V10 BV-NAND : ce que révèle la NAND de 10e génération » ?
Dévoilée en détail le 31 août 2026, la V10 BV NAND de Samsung dépasse 400 lignes de mots et revendique une densité binaire supérieure de plus de 58 % à celle de la V9.
Quels sont les points clés à valider en premier ?
Dévoilée en détail le 31 août 2026, la V10 BV NAND de Samsung dépasse 400 lignes de mots et revendique une densité binaire supérieure de plus de 58 % à celle de la V9. Son architecture sépare la matrice de cellules NAND des circuits périphériques, fabriqués sur deux wafers puis liés ; un procédé HARC Merge en trois empilements permet de dépasser les 400 couches.
Que dois-je faire ensuite en pratique ?
Samsung vise le stockage haute capacité et économe en énergie pour les centres de données d’IA, aux côtés des concepts zHBM et zNAND O.