Intel brise la barrière du packaging : l'EMIB-T ouvre la voie à des accélérateurs IA de 15 à 25 kW

Le centre de recherche et de production d'Intel à Rio Rancho, au Nouveau-Mexique, est devenu l'épicentre d'une avancée majeure dans le domaine du packaging avancé des semi-conducteurs. L'entreprise a détaillé toute une série de technologies conçues pour briser les limites physiques de l'assemblage des puces, ouvrant la voie à des accélérateurs IA de plusieurs kilowatts, impossibles à réaliser avec les méthodes actuelles. Au cœur de cette offensive se trouve l'EMIB-T, une technologie d'interconnexion de nouvelle génération qui répond aux défis de l'alimentation électrique, de la fiabilité mécanique et de la gestion thermique pour les plus grands designs de packages jamais conçus.

La percée clé : l'EMIB-T avec des vias traversants (TSV)

L'innovation centrale d'Intel est l'EMIB-T (Embedded Multi-die Interconnect Bridge with Through-Silicon Vias), dévoilée en détail lors de la conférence ECTC (Electronic Components Technology Conference) 2026. L'EMIB-T ajoute des vias traversants en silicium (TSV) aux ponts EMIB existants, permettant à la fois des interconnexions latérales à plus haute densité et une distribution verticale de l'énergie à travers le pont lui-même . Intel a validé l'EMIB-T à un pas de 36/35 µm sur un package de la taille de 2 réticules — une augmentation de 65 % de la densité de connexions par rapport au pas de 45 µm utilisé dans les puces Granite Rapids . La technologie doit entrer en production en 2026 .

Résoudre l'encapsulation pour des packages jusqu'à 24 fois la taille d'un réticule

L'un des plus grands défis pour les packages ultra-larges est le stress mécanique et la formation de vides lors de l'encapsulation par "underfill" (moulage sous remplissage). Intel utilise la technologie DMU (Distributed Mold Underfill) pour y remédier. En distribuant le matériau de remplissage sur plusieurs zones, la DMU empêche les fissures, les décollements et la formation de vides sur des packages qui dépassent de loin la taille d'un réticule unique . C'est crucial, car la feuille de route d'Intel vise des packages de plus de 12 fois la taille d'un réticule d'ici 2028, et l'entreprise a démontré une capacité conceptuelle allant jusqu'à 24 réticules pour les futures super-puces IA .

Configurations validées et feuille de route

Intel a publié une feuille de route claire, de la production actuelle aux cibles futures :

• Production actuelle : Packages de 8x réticule expédiés depuis Rio Rancho, Nouveau-Mexique.
• Validé à l'ECTC 2026 : Package de 2x réticule avec EMIB-T à un pas de 36/35 µm .
• Déploiement en production 2026 : L'EMIB-T entre en production cette année .
• Feuille de route 2028 : >12x réticule (package unique >10 000 mm²) .
• Objectif futur : Jusqu'à 24x réticule pour les puces IA à très grande échelle .

Intel a également présenté un substrat en verre "thick-core" 10-2-10 au salon NEPCON Japan 2026, visant une première mondiale de production en série de substrats en verre pour le packaging de puces IA à Rio Rancho .

Alimentation, refroidissement et stockage d'énergie pour des packages de 15 à 25 kW

Les packages hyper-larges posent des défis inédits en matière de distribution électrique, d'extraction de chaleur et de lissage des pics de puissance. Intel développe une stratégie d'infrastructure à plusieurs volets pour soutenir des packages fonctionnant à 15–25 kW :

• Distribution électrique via les TSV de l'EMIB-T : Les vias traversants permettent un acheminement de courant beaucoup plus élevé directement à travers les interconnexions du pont, répondant aux exigences de puissance des mémoires HBM4/4e .
• Extraction thermique distribuée : Intel a présenté une nouvelle architecture de dissipation thermique pour les packages ultra-larges, allant au-delà des solutions thermiques ponctuelles traditionnelles .
• Refroidissement microfluidique : Lors de l'ECTC 2026, Intel a présenté des avancées en matière de refroidissement microfluidique intégré directement dans le substrat du package pour gérer la densité thermique extrême des puces multi-kilowatts .
• Stockage d'énergie embarqué : Intel a dévoilé des technologies de substrat intégrant des condensateurs pour lisser les variations transitoires de l'alimentation électrique des packages de 15 à 25 kW .

Ces technologies sont conçues pour fonctionner de concert, permettant à un seul package de consommer et de dissiper des niveaux de puissance auparavant réservés à des racks de serveurs entiers.

Partenaires extérieurs : élargir l'écosystème

Intel construit un vaste écosystème pour commercialiser l'EMIB-T et les substrats en verre.

Tessolve (Conception basée sur EMIB)

Les 27 et 28 juillet 2026, Tessolve a annoncé une collaboration avec Intel Foundry pour soutenir la conception de packages utilisant la technologie EMIB . Tessolve est désormais en mesure d'aider les clients d'Intel Foundry avec des conceptions hétérogènes multi-puces (chiplets) basées sur EMIB, en fournissant des services de conception et de packaging de semi-conducteurs de bout en bout. Cela permet à un plus grand nombre de concepteurs de puces d'adopter le packaging avancé d'Intel sans avoir à développer une expertise interne.

Lens Technology (Packaging sur substrat de verre)

Le 24 juillet 2026, Intel a signé un protocole d'accord (MoU) avec Lens Technology, un fabricant chinois de verre de précision, pour explorer conjointement le packaging avancé TGV (through-glass via) sur substrats de verre . Lens Technology construit une installation dédiée de 30 000 m² pour cet effort . La collaboration est actuellement non contraignante et se concentre sur le développement et la validation des procédés, sans être un contrat de production ferme .

Éditeurs de logiciels EDA

Intel a également les trois grands éditeurs de logiciels EDA (Cadence, Synopsys, Siemens EDA) dans son programme d'alliance de chiplets, développant des flux de travail pour la conception EMIB-T .

Paysage concurrentiel : la position d'Intel face à TSMC, Samsung et AMD

L'offensive d'Intel en matière de packaging est un défi direct aux leaders établis.

• TSMC reste le leader en volume. Sa plateforme CoWoS (Chip-on-Wafer-on-Substrate) est la solution de packaging principale pour les accélérateurs IA de NVIDIA et AMD. TSMC a démontré un refroidissement liquide direct sur silicium (direct-to-silicon) sur CoWoS à l'ECTC 2025, atteignant une résistance thermique de 0,055 °C/W pour une TDP de 2,6 kW+ sur des interposeurs de 3 300 mm² . TSMC a également annoncé le développement de substrats à noyau de verre, mais vise la "seconde moitié de cette décennie" pour la production — ce qui les place en retard par rapport à l'objectif 2026 d'Intel . CNBC a rapporté en avril 2026 que NVIDIA accaparait la capacité CoWoS et explorait Intel comme fournisseur de packaging secondaire, ce qui indique que TSMC est contraint par l'offre .

• Samsung propose les packages I-Cube (2.5D) et X-Cube (3D). Samsung est agressif sur la liaison hybride par cuivre (HCB) pour l'empilement 3D et possède son propre programme de substrats en verre, mais a divulgué moins de détails sur les packages à l'échelle du réticule au-delà de 4–6x.

• AMD s'appuie principalement sur le CoWoS de TSMC pour ses accélérateurs IA des séries MI300/MI400 et utilise sa propre Infinity Architecture pour l'interconnexion de ses chiplets. AMD n'exploite pas ses propres usines de packaging, elle est donc un client — et non un concurrent direct en matière de technologie de packaging.

Comparaison clé : Intel vs. TSMC

Métrique	Intel (Rio Rancho)	TSMC (CoWoS)
Taille max. du package (actuel)	8x réticule (~7 000 mm²)	~3,3x réticule (~3 300 mm² d'interposeur)
Feuille de route	>12x d'ici 2028, jusqu'à 24x	Augmentation incrémentale
Pas de connexion validé	36/35 µm (EMIB-T)	~40–45 µm sur CoWoS-L
Capacité thermique (prod.)	Cible de 15–25 kW (multi-puce)	2,6 kW+ démontré
Substrats en verre	Démo du "thick-core" 10-2-10, prod. de masse visée 2026–2027	Objectif de production "2e moitié de la décennie"

L'avantage concurrentiel d'Intel est le leadership en matière de taille de package et l'intégration verticale (conception + fonderie + packaging sous un même toit). L'avantage de TSMC est la maturité éprouvée de la fabrication en grand volume, un vaste écosystème de clients et une performance thermique supérieure par mm² aujourd'hui. Le pari d'Intel est que l'industrie de l'IA aura besoin de packages bien plus grands que ce que le CoWoS peut servir efficacement, et que son usine de Rio Rancho pourra les fournir avant que les concurrents ne montent en puissance.