Qu'ont-ils construit exactement ?

L'équipe a réalisé deux types de dispositifs complémentaires, en utilisant différents matériaux de canal d'épaisseur atomique :

• nFET utilisant le MoS₂ (disulfure de molybdène) comme canal.
• pFET utilisant soit le WS₂ (disulfure de tungstène), soit le WSe₂ (diséléniure de tungstène).

Tous les dispositifs ont été fabriqués sur le même wafer de silicium de 300 mm en utilisant un flux d'intégration évolutif compatible avec les étapes de fabrication de back-end . Le choix des matériaux à base de tungstène pour les pFET est particulièrement notable, car l'Imec avait précédemment annoncé un record de performance pour les pFET utilisant une monocouche de WSe₂ lors de la conférence IEDM 2025, avec des courants atteignant 690 µA/µm .

Le chiffre clé : un pas de grille contacté de 50 nm

La mesure phare est le pas de grille contacté (CPP) de 50 nm obtenu pour les dispositifs nFET et pFET . Dans la fabrication de puces, le CPP est l'une des mesures les plus critiques de la densité des transistors et un indicateur direct de l'agressivité avec laquelle on peut miniaturiser un procédé logique.

Pour mettre cela en perspective : les nœuds silicium les plus avancés de l'industrie fonctionnent aujourd'hui avec des pas inférieurs à 50 nm. Démontrer des transistors en matériaux 2D à un CPP de 50 nm sur des wafers de 300 mm prouve que ces matériaux exotiques peuvent jouer dans la même cour, non seulement sur de minuscules échantillons de recherche, mais sur le même format de wafer utilisé dans les usines de production à grand volume .

Trois jalons en un seul flux d'intégration

Le travail conjoint a atteint trois résultats spécifiques et mesurables qui marquent une avancée claire par rapport aux recherches antérieures sur les matériaux 2D :

1. Premiers dispositifs nFET et pFET miniaturisés au monde à un CPP de 50 nm sur wafers de 300 mm.
2. Les deux polarités de transistors ont montré un courant à l'état bloqué (Ioff) extrêmement faible à une tension de grille nulle (Vg=0V).
3. La performance du pFET utilisant des canaux en WSe₂ a approché les niveaux records des dispositifs à l'échelle du laboratoire, validant le fait que l'approche d'intégration préserve la qualité du matériau.

De plus, la méthode d'intégration de type CMOS a permis d'obtenir jusqu'à 94 % de transistors fonctionnels (définis par un rapport Imax/Imin supérieur à 10⁵) sur toute la surface du wafer, confirmant que le procédé est à la fois robuste et stable .

Le procédé qui a rendu cela possible

Qu'est-ce qui a permis ce saut du laboratoire à l'usine ? Le consortium a développé une nouvelle approche d'intégration spécifiquement conçue pour les dichalcogénures de métaux de transition (TMD), la classe de matériaux 2D utilisée pour les canaux des transistors . Le flux comprend plusieurs modules de procédé clés, essentiels à la viabilité industrielle :

• Lithographie EUV (extrême ultraviolet) pour graver les minuscules structures nécessaires à un pas de 50 nm.
• Techniques de transfert de matériaux TMD adaptées aux wafers complets.
• Intégration de diélectriques à haute permittivité (high-k) pour les empilements de grille.
• Isolation des canaux et étapes avancées de planarisation mécano-chimique (CMP).

Cette combinaison d'outils de procédé semi-conducteur standard avec une manipulation sur mesure des matériaux 2D est ce qui fait de ce résultat une véritable percée manufacturière, et pas seulement une démonstration de science des matériaux.

Deux barrières franchies d'un coup

Pour que les transistors 2D remplacent un jour le silicium dans les puces logiques, l'industrie devait surmonter deux défis fondamentaux . Premièrement, il fallait construire un flux d'intégration complet fonctionnant sur des wafers de 300 mm – le standard de la production moderne de puces. Deuxièmement, ce flux devait fonctionner à la fois pour les dispositifs de type n et de type p aux mêmes dimensions serrées, car la logique CMOS nécessite des paires complémentaires.

Le travail d'ASML, TSMC et de l'Imec lève ces deux obstacles en une seule démonstration. En combinant la recherche de longue date de l'Imec sur les dispositifs à base de TMD avec les capacités lithographiques d'ASML et l'expertise manufacturière de TSMC, le groupe a montré que les transistors en matériaux 2D peuvent être fabriqués à l'échelle industrielle, avec le pas nécessaire pour les futurs nœuds logiques .

La place de cette avancée dans la feuille de route post-silicium

Il ne s'agit pas d'une expérience ponctuelle. C'est l'aboutissement d'un long parcours de progrès soutenus dans toute l'industrie.

L'Imec a commencé à travailler sur l'intégration sur 300 mm de matériaux FET 2D dès 2018, lorsqu'il a démontré pour la première fois la croissance directe par MOCVD de WS₂ sur des wafers de taille réelle . En 2019, le centre de recherche montrait des transistors MoS₂ ultra-miniaturisés avec des longueurs de canal descendant jusqu'à 30 nm . En 2020, l'Imec a officiellement introduit les matériaux 2D dans sa feuille de route de miniaturisation logique, prévoyant leur introduction à partir du nœud A7 .

Plus récemment, Intel Foundry et l'Imec ont démontré séparément l'intégration, compatible avec une usine de 300 mm, de modules critiques pour les FET 2D, y compris les contacts source/drain et les empilements de grille, lors de l'IEDM 2025 . Lors de cette même conférence, la collaboration de l'Imec avec TSMC a produit des performances record pour les pFET sur des canaux en WSe₂, posant les bases matérielles de la percée de 2026 .

Le résultat publié par ASML, TSMC et l'Imec en juin 2026 rassemble ces fils conducteurs en une seule démonstration complète de transistors 2D complémentaires, à un pas pertinent pour la fabrication, sur des wafers de production. Le schéma d'intégration devrait être applicable non seulement aux matériaux TMD utilisés dans ce travail – MoS₂, WS₂ et WSe₂ – mais aussi à d'autres matériaux de canal 2D .

Quelle est la prochaine étape ?

Cette percée a été dévoilée dans le cadre de la présentation T1.3 lors du symposium VLSI 2026, intitulée « First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab » . Bien que les caractéristiques des dispositifs soient prometteuses, il s'agit toujours d'une démonstration de recherche et non d'un produit commercial. Les performances et la fiabilité doivent encore être prouvées à des pas plus serrés, et l'industrie n'a pas encore standardisé l'empilement exact de matériaux 2D pour les futurs nœuds.

Mais le signal est clair : pour la première fois, l'industrie des semi-conducteurs a la preuve tangible que les transistors 2D peuvent suivre le même chemin de fabrication que le silicium. La course à la logique post-silicium vient de passer à la vitesse supérieure.

Qu'ont-ils construit exactement ?

L'équipe a réalisé deux types de dispositifs complémentaires, en utilisant différents matériaux de canal d'épaisseur atomique :

• nFET utilisant le MoS₂ (disulfure de molybdène) comme canal.
• pFET utilisant soit le WS₂ (disulfure de tungstène), soit le WSe₂ (diséléniure de tungstène).

Tous les dispositifs ont été fabriqués sur le même wafer de silicium de 300 mm en utilisant un flux d'intégration évolutif compatible avec les étapes de fabrication de back-end . Le choix des matériaux à base de tungstène pour les pFET est particulièrement notable, car l'Imec avait précédemment annoncé un record de performance pour les pFET utilisant une monocouche de WSe₂ lors de la conférence IEDM 2025, avec des courants atteignant 690 µA/µm .

Le chiffre clé : un pas de grille contacté de 50 nm

La mesure phare est le pas de grille contacté (CPP) de 50 nm obtenu pour les dispositifs nFET et pFET . Dans la fabrication de puces, le CPP est l'une des mesures les plus critiques de la densité des transistors et un indicateur direct de l'agressivité avec laquelle on peut miniaturiser un procédé logique.

Pour mettre cela en perspective : les nœuds silicium les plus avancés de l'industrie fonctionnent aujourd'hui avec des pas inférieurs à 50 nm. Démontrer des transistors en matériaux 2D à un CPP de 50 nm sur des wafers de 300 mm prouve que ces matériaux exotiques peuvent jouer dans la même cour, non seulement sur de minuscules échantillons de recherche, mais sur le même format de wafer utilisé dans les usines de production à grand volume .

Trois jalons en un seul flux d'intégration

Le travail conjoint a atteint trois résultats spécifiques et mesurables qui marquent une avancée claire par rapport aux recherches antérieures sur les matériaux 2D :

1. Premiers dispositifs nFET et pFET miniaturisés au monde à un CPP de 50 nm sur wafers de 300 mm.
2. Les deux polarités de transistors ont montré un courant à l'état bloqué (Ioff) extrêmement faible à une tension de grille nulle (Vg=0V).
3. La performance du pFET utilisant des canaux en WSe₂ a approché les niveaux records des dispositifs à l'échelle du laboratoire, validant le fait que l'approche d'intégration préserve la qualité du matériau.

De plus, la méthode d'intégration de type CMOS a permis d'obtenir jusqu'à 94 % de transistors fonctionnels (définis par un rapport Imax/Imin supérieur à 10⁵) sur toute la surface du wafer, confirmant que le procédé est à la fois robuste et stable .

Le procédé qui a rendu cela possible

Qu'est-ce qui a permis ce saut du laboratoire à l'usine ? Le consortium a développé une nouvelle approche d'intégration spécifiquement conçue pour les dichalcogénures de métaux de transition (TMD), la classe de matériaux 2D utilisée pour les canaux des transistors . Le flux comprend plusieurs modules de procédé clés, essentiels à la viabilité industrielle :

• Lithographie EUV (extrême ultraviolet) pour graver les minuscules structures nécessaires à un pas de 50 nm.
• Techniques de transfert de matériaux TMD adaptées aux wafers complets.
• Intégration de diélectriques à haute permittivité (high-k) pour les empilements de grille.
• Isolation des canaux et étapes avancées de planarisation mécano-chimique (CMP).

Cette combinaison d'outils de procédé semi-conducteur standard avec une manipulation sur mesure des matériaux 2D est ce qui fait de ce résultat une véritable percée manufacturière, et pas seulement une démonstration de science des matériaux.

Deux barrières franchies d'un coup

Pour que les transistors 2D remplacent un jour le silicium dans les puces logiques, l'industrie devait surmonter deux défis fondamentaux . Premièrement, il fallait construire un flux d'intégration complet fonctionnant sur des wafers de 300 mm – le standard de la production moderne de puces. Deuxièmement, ce flux devait fonctionner à la fois pour les dispositifs de type n et de type p aux mêmes dimensions serrées, car la logique CMOS nécessite des paires complémentaires.

Le travail d'ASML, TSMC et de l'Imec lève ces deux obstacles en une seule démonstration. En combinant la recherche de longue date de l'Imec sur les dispositifs à base de TMD avec les capacités lithographiques d'ASML et l'expertise manufacturière de TSMC, le groupe a montré que les transistors en matériaux 2D peuvent être fabriqués à l'échelle industrielle, avec le pas nécessaire pour les futurs nœuds logiques .

La place de cette avancée dans la feuille de route post-silicium

Il ne s'agit pas d'une expérience ponctuelle. C'est l'aboutissement d'un long parcours de progrès soutenus dans toute l'industrie.

L'Imec a commencé à travailler sur l'intégration sur 300 mm de matériaux FET 2D dès 2018, lorsqu'il a démontré pour la première fois la croissance directe par MOCVD de WS₂ sur des wafers de taille réelle . En 2019, le centre de recherche montrait des transistors MoS₂ ultra-miniaturisés avec des longueurs de canal descendant jusqu'à 30 nm . En 2020, l'Imec a officiellement introduit les matériaux 2D dans sa feuille de route de miniaturisation logique, prévoyant leur introduction à partir du nœud A7 .

Plus récemment, Intel Foundry et l'Imec ont démontré séparément l'intégration, compatible avec une usine de 300 mm, de modules critiques pour les FET 2D, y compris les contacts source/drain et les empilements de grille, lors de l'IEDM 2025 . Lors de cette même conférence, la collaboration de l'Imec avec TSMC a produit des performances record pour les pFET sur des canaux en WSe₂, posant les bases matérielles de la percée de 2026 .

Le résultat publié par ASML, TSMC et l'Imec en juin 2026 rassemble ces fils conducteurs en une seule démonstration complète de transistors 2D complémentaires, à un pas pertinent pour la fabrication, sur des wafers de production. Le schéma d'intégration devrait être applicable non seulement aux matériaux TMD utilisés dans ce travail – MoS₂, WS₂ et WSe₂ – mais aussi à d'autres matériaux de canal 2D .

Quelle est la prochaine étape ?

Cette percée a été dévoilée dans le cadre de la présentation T1.3 lors du symposium VLSI 2026, intitulée « First EUV–enabled Integration Route for 50nm Pitch N and PMOS Transistors with 2D Materials Channel from a 300mm Fab » . Bien que les caractéristiques des dispositifs soient prometteuses, il s'agit toujours d'une démonstration de recherche et non d'un produit commercial. Les performances et la fiabilité doivent encore être prouvées à des pas plus serrés, et l'industrie n'a pas encore standardisé l'empilement exact de matériaux 2D pour les futurs nœuds.

Mais le signal est clair : pour la première fois, l'industrie des semi-conducteurs a la preuve tangible que les transistors 2D peuvent suivre le même chemin de fabrication que le silicium. La course à la logique post-silicium vient de passer à la vitesse supérieure.