TSMC fait passer le rendement CoWoS à 99 % et repousse les limites de l'emballage IA

Les goulots d'étranglement se déplacent : mémoire HBM et substrats ABF

Jun He a explicitement indiqué que le goulot d'étranglement remonte la chaîne d'approvisionnement, loin de la propre capacité CoWoS d'TSMC :

• Mémoire HBM : L'offre de HBM est fonctionnellement épuisée jusqu'en 2026 chez les trois grands fabricants de DRAM (SK hynix, Samsung, Micron) . Il existe un risque de rendement supplémentaire sur le HBM4E 12 couches, avec des rumeurs industrielles selon lesquelles certains clients pourraient revenir à des configurations 8 couches, réduisant la mémoire effective par package d'environ 33 % .
• Substrats ABF (Ajinomoto Build-up Film) : Les substrats ABF restent le goulot d'étranglement critique pour les packages flip-chip à haute complexité. La capacité CoWoS d'TSMC est elle-même entièrement allouée jusqu'en 2026 et bien avant dans 2027, avec des délais de 52 à 78 semaines pour les commandes d'emballage IA . L'insuffisance de l'offre de substrats ABF est une contrainte structurelle majeure limitant le nombre de packages qu'TSMC peut expédier, indépendamment de la disponibilité des lignes CoWoS .

Plans de montée en échelle : du 5,5x au 14x reticle d'ici 2028-2029

TSMC a dévoilé une feuille de route agressive, avec un rythme d'environ « une génération par an » :

Le CoWoS 14x reticle devrait intégrer environ 10 grandes puces de calcul et 20 piles de mémoire HBM dans un seul package, transformant essentiellement le package en un substrat de calcul au niveau système . Certaines sources mentionnent 2028 pour le 14x reticle, tandis que d'autres (y compris la présentation de Jun He) font référence à 2029 pour la production commerciale. L'écart reflète probablement un tape-out en 2028 et une montée en volume en 2029 .

Défis techniques clés pour la montée en échelle

Passer au 14x reticle (et au-delà) introduit plusieurs obstacles physiques et de processus :

• Déformation/contrainte mécanique : Une surface de package plus grande crée un gauchissement et des contraintes importantes à travers l'interposeur, le substrat et l'empilement de puces, nécessitant des matériaux avancés et un contrôle de processus rigoureux .
• Intégrité du signal et densité d'interconnexion : Maintenir des connexions à large bande passante et faible latence sur une empreinte 3 fois plus grande exige des progrès dans les micro-bumps, les TSV (silicon vias) et les couches de redistribution .
• Gestion thermique et distribution d'énergie : Un package 14x abritant ~10 grandes puces de calcul et 20 piles HBM consommera une puissance extrêmement élevée, nécessitant des solutions de refroidissement et des réseaux de distribution d'énergie innovants .
• Assemblage par lithographie : Les packages plus grands qu'un seul tir de reticle nécessitent un assemblage multipoint précis, un défi de fabrication clé pour le rendement à grande échelle .
• Disponibilité des substrats : Les packages plus grands nécessitent des substrats ABF plus grands et à plus haute complexité de couches, le composant déjà le plus en pénurie .

TSMC estime que le CoWoS au niveau plaque (plutôt que l'emballage au niveau panneau) reste la meilleure voie pour ces plus grandes interconnexions, car les technologies au niveau panneau ne peuvent pas encore égaler la densité d'interconnexion du CoWoS .

Positionnement concurrentiel face à Intel

Les divulgations d'TSMC lors de l'OCP APAC contrastent directement avec les efforts d'emballage d'Intel :

• Écart de rendement : Plusieurs sources industrielles rapportent que la technologie d'emballage avancée concurrente d'Intel, EMIB-T (Embedded Multi-Die Interconnect Bridge), poursuit encore un rendement de 90 %, tandis que le CoWoS d'TSMC a déjà dépassé 98 % en HVM . Il s'agit d'un écart de rendement de plus de 8 points de pourcentage à grande échelle.
• Feuille de route des tailles de reticle : TSMC vise un 14x reticle (~12 000 mm²) d'ici 2028-2029. Intel a publiquement promis un package 12x reticle sur un calendrier similaire, plaçant TSMC environ 15 à 20 % plus grand en termes de surface cible .
• Capacité et écosystème : TSMC a augmenté sa capacité CoWoS de 106 % en 2025 et a porté ses dépenses d'investissement (CapEx) 2026 à un niveau record de 60 à 64 milliards de dollars, en partie pour financer l'expansion de l'emballage . La capacité CoWoS est vendue jusqu'en 2027, ce qui signifie que les clients d'TSMC (Nvidia, AMD, Broadcom, etc.) sont verrouillés dans l'écosystème d'emballage d'TSMC, un fossé structurel .
• Position d'Intel : L'activité d'emballage de fonderie d'Intel (y compris EMIB-T) est encore en phase de montée en rendement et n'a pas encore atteint une échelle de production comparable. L'écart de rendement et de capacité signifie qu'TSMC reste le fournisseur d'emballage avancé dominant pour les accélérateurs IA haut de gamme pour un avenir prévisible.

En résumé

Le CoWoS 5,5x reticle d'TSMC a atteint des rendements HVM de 98 à 99 %, déplaçant le goulot d'étranglement de l'approvisionnement en puces IA de ses propres lignes d'emballage vers l'approvisionnement en mémoire HBM et substrats ABF. L'entreprise prévoit de passer à un 14x reticle (~12 000 mm²) d'ici 2028-2029, capable d'intégrer ~10 puces de calcul et 20 piles HBM, mais elle est confrontée à des défis mécaniques, thermiques et de substrat importants. Par rapport à l'EMIB-T d'Intel (estimé à ~90 % de rendement), TSMC détient une avance écrasante en matière de rendement, d'échelle et de capacité dans l'emballage avancé pour l'IA.