Le packaging avancé, nouveau goulot d’étranglement des puces IA

Le facteur qui limite les livraisons de puces d’intelligence artificielle ne se situe plus uniquement dans la fabrication du silicium. Après la sortie de fonderie, il faut encore assembler la puce logique, les empilements de mémoire HBM (High Bandwidth Memory), le substrat et les interconnexions très denses. C’est à ce stade — le packaging avancé — que se forme l’un des principaux goulets d’étranglement.

TSMC prévoirait de doubler sa capacité CoWoS (Chip-on-Wafer-on-Substrate) : d’environ 130 000 équivalents-wafers mensuels attendus en 2026 à près de 260 000 fin 2028. L’essentiel de cette montée en capacité serait concentré sur le campus de l’entreprise en Arizona et sur son site taïwanais AP7. Il s’agit toutefois d’une estimation attribuée à des analystes dans des médias taïwanais, et non d’un engagement détaillé de TSMC : calendrier, répartition entre variantes de CoWoS et production réellement atteignable restent donc incertains. 78

Pourquoi le CoWoS bloque la production de puces IA

Le CoWoS est une famille de technologies d’intégration 2,5D. Elle permet de réunir, dans un même boîtier, de très grands circuits de calcul — ou plusieurs chiplets — et plusieurs piles de mémoire HBM. L’ensemble doit assurer des connexions très fines entre les puces, une énorme bande passante mémoire, une alimentation électrique robuste et des rendements de fabrication élevés.

Pour un accélérateur IA moderne, produire le circuit logique ne suffit donc pas. Le produit ne peut être livré qu’une fois tous ses éléments intégrés dans ce boîtier complexe. Même lorsque les capacités de fabrication sur wafer sont disponibles, l’absence de capacité de packaging avancé peut ainsi plafonner le nombre d’accélérateurs effectivement expédiés.

La demande est en outre très concentrée. NVIDIA, Google, AMD et Amazon ont, ensemble, consommé plus de 90 % de la capacité mondiale de CoWoS et de l’offre de HBM en valeur en 2025, tout en ne représentant qu’environ 12 % de la production de circuits logiques avancés, selon l’analyse d’Epoch AI. 35 TrendForce indique également que la pénurie de CoWoS s’est propagée aux équipements, aux substrats, aux matériaux de packaging et à d’autres composants. 39

Cette concentration donne une importance déterminante aux réservations de capacité : les volumes sécurisés par les plus grands clients peuvent laisser les acteurs plus petits, les jeunes entreprises et les nouveaux programmes de puces sur mesure face à de longs délais de qualification et d’approvisionnement.

Une expansion importante, mais des prévisions divergentes

L’objectif rapporté de 260 000 équivalents-wafers mensuels fin 2028 est ambitieux. D’autres projections sont moins élevées : Mizuho anticipe 140 000 unités mensuelles en 2026 et 190 000 à 200 000 en 2027, tandis qu’une autre estimation évoque près de 220 000 unités mensuelles à la fin de 2028. 64

Ces chiffres ne sont pas interchangeables. Ils reflètent des estimations d’analystes et de chaînes d’approvisionnement, pas des volumes garantis. Ils peuvent reposer sur des hypothèses différentes concernant les déclinaisons du CoWoS, la sous-traitance, les rendements et la conversion en équivalents-wafers.

La conclusion la plus solide ne dépend pas d’un chiffre unique : TSMC et son écosystème augmentent rapidement leurs capacités, mais la demande pour le packaging IA progresse elle aussi très vite.

TSMC construit également des capacités de packaging avancé en Arizona, parallèlement à la montée en puissance de nouveaux sites à Taïwan. À court terme, cette activité demeure cependant très concentrée en Asie. Les installations américaines de TSMC relèvent encore d’un effort de localisation sur plusieurs années, et non d’un déplacement immédiat de la chaîne d’approvisionnement hors de Taïwan. 40

EMIB-T d’Intel : une architecture différente du CoWoS

La technologie EMIB (Embedded Multi-die Interconnect Bridge) d’Intel repose sur un principe distinct. Au lieu de placer tous les circuits sur un grand interposeur de silicium, EMIB intègre de petits ponts de silicium dans le substrat organique, uniquement aux endroits où deux puces voisines nécessitent des connexions très denses et rapides. 1725

EMIB-T ajoute des vias traversants en silicium dans ces ponts. Selon Intel, ces canaux verticaux permettent d’acheminer l’alimentation directement vers les puces plutôt que de la faire contourner le pont, ce qui améliore l’efficacité énergétique et l’acheminement des signaux dans les boîtiers IA complexes. 25

La différence se résume ainsi :

• CoWoS s’appuie sur une intégration à interposeur de grande taille, adaptée aux très grands boîtiers à forte bande passante.
• EMIB et EMIB-T utilisent des ponts localisés. Cette approche réduit la quantité d’interposeur en silicium nécessaire et peut offrir un potentiel de coût inférieur si les rendements sont comparables. 17

Intel indique que l’EMIB-T doit dépasser 12 fois la taille de réticule d’ici 2028. 17 Cela en fait une option crédible pour certains systèmes à chiplets très volumineux, en particulier les accélérateurs personnalisés dont l’architecture peut être pensée dès l’origine autour d’une topologie à ponts.

Il ne faut cependant pas présenter EMIB-T comme un substitut automatique au CoWoS. Le choix du packaging dépend de l’organisation de la mémoire, de la disposition des puces, du budget de puissance, de la thermique, des besoins d’interconnexion, du calendrier logiciel et des qualifications fournisseurs. Une puce déjà conçue pour une plateforme donnée ne bascule pas nécessairement vers une autre en fin de cycle.

Ce qui change dans la chaîne d’approvisionnement IA

Le packaging devient une ressource stratégique

Les concepteurs de puces IA ne doivent plus seulement réserver des capacités de gravure de pointe. Ils doivent synchroniser l’accès à la HBM, aux substrats avancés, aux tests, à l’assemblage et au packaging. La rareté du CoWoS peut peser sur les volumes et les dates de lancement aussi directement que l’accès aux nœuds de gravure avancés. 3539

Le résultat est un besoin accru de co-conception précoce et de réservations de capacité à long terme. Le prestataire de packaging n’est plus simplement le dernier maillon de fabrication : il devient un partenaire central de l’architecture produit et de la planification industrielle.

Plus d’options géographiques, mais Taïwan reste central

Les capacités que TSMC ajoute en Arizona et les opérations américaines de packaging avancé d’Intel offrent davantage d’options géographiques. Intel présente l’EMIB comme un élément de sa plateforme américaine de packaging avancé, tandis que TSMC construit ses premières installations de ce type en Arizona. 2540

Cette diversification peut réduire la concentration à la marge, mais elle ne la fait pas disparaître. Taïwan reste un centre majeur du packaging avancé à grand volume. Créer une solution alternative qualifiée suppose bien plus que construire une usine : il faut une technologie de procédé mature, de bons rendements, un approvisionnement en matériaux, l’intégration de la HBM, les tests et la validation par les clients.

Intel, les OSAT et les fournisseurs de mémoire gagnent en influence

La contrainte sur le CoWoS ouvre une opportunité à Intel Foundry, qui peut vendre des capacités de packaging indépendamment du choix de fonderie pour la puce logique. Avec ses ponts localisés, EMIB-T constitue une proposition différenciée plutôt qu’une simple copie du CoWoS. 1725

Les sous-traitants d’assemblage et de test de semi-conducteurs, souvent désignés par l’acronyme OSAT, les fabricants de substrats et les fournisseurs de HBM prennent eux aussi une importance stratégique accrue. Le goulot d’étranglement ne se limite pas à une ligne de packaging : il traverse une chaîne d’intrants interdépendants. 39

D’ici la fin de la décennie : un marché plus segmenté

Le scénario le plus probable n’est ni la disparition du CoWoS, ni une victoire d’EMIB-T sur tous les programmes. Le marché du packaging avancé devrait plutôt se segmenter :

• le CoWoS resterait essentiel aux plus grands accélérateurs, très exigeants en bande passante mémoire ;
• l’EMIB-T pourrait convenir aux architectures bénéficiant de ponts localisés, d’une autre distribution de l’alimentation et d’un usage potentiellement moindre d’interposeur en silicium ;
• l’intégration 3D et le packaging sur panneau devraient attirer davantage d’attention à mesure que croissent les dimensions des boîtiers, le nombre de piles HBM, les besoins électriques et les coûts.

TSMC aurait envisagé une montée en cadence du CoPoS, son approche de packaging sur panneau (Chip-on-Panel-on-Substrate), autour de 2028-2029 ; des informations ultérieures ont toutefois évoqué un calendrier potentiellement plus tardif. 912 Cette incertitude illustre le défi central : les feuilles de route du packaging avancé évoluent vite, mais leur commercialisation dépend autant de la maturité industrielle que de l’ambition technique.

Pour les acheteurs de puces IA, la leçon est désormais claire : la puissance de calcul de pointe ne s’achète plus seulement au niveau du wafer. La capacité à réserver, qualifier et industrialiser le packaging avancé devient une part du fossé concurrentiel.