Samsung franchit le mur de la physique : le premier transistor logique 3D au pas de grille record de 42 nm est là

Samsung a fondamentalement repensé la structure d'un transistor logique, et le monde des semi-conducteurs en a pris note. Lors du Symposium VLSI 2026, le Centre de R&D sur les semi-conducteurs de l'entreprise a dévoilé le premier transistor à effet de champ empilé en 3D (3DSFET) fonctionnel de l'industrie, décrochant le très convoité prix du meilleur article (Best Paper Award) parmi plus de 1 000 candidatures . Il ne s'agit pas d'une simple amélioration incrémentale, mais d'un véritable changement de paradigme : le passage de l'horizontal au vertical, promettant de briser les murs physiques qui menaçaient de freiner l'évolution des puces.

Le cœur de cette prouesse réside dans un pas de grille (gate pitch) record de 42 nanomètres, une mesure qui définit la largeur horizontale d'un seul transistor. Le précédent record industriel était de 48 nm, ce qui fait de cette avancée un bond significatif en matière de densité . Plus important encore, Samsung n'y est pas parvenu en rendant un transistor classique plus petit, mais en le construisant vers le haut.

Sortir du piège horizontal

Pendant des décennies, l'avancée des puces logiques a été une histoire de réduction des dimensions pour intégrer plus de puissance dans la même surface de silicium. Mais cette course à la finesse horizontale a atteint un goulot d'étranglement fondamental. Pour éviter les interférences électriques entre des transistors de type N (NMOS) et de type P (PMOS) placés côte à côte, une couche d'isolation physique est indispensable. Cette couche isolante ne peut pas être amincie indéfiniment sans risquer des courts-circuits et une dégradation des performances, imposant de fait une limite absolue à la densité d'intégration .

L'innovation de Samsung consiste à contourner complètement le problème. Au lieu de placer les transistors NMOS et PMOS l'un à côté de l'autre, la nouvelle architecture 3DSFET les empile verticalement. Cela signifie que la couche d'isolation critique entre les deux types de transistors devient une structure verticale, qui ne consomme plus aucune surface supplémentaire sur la puce. En théorie, cette approche peut doubler la densité des transistors au sein d'un même encombrement, sans se heurter aux limites de l'isolation horizontale .

Les innovations clés : des nanofeuillets triple couche et un record de 42 nm

La mise en œuvre pratique de cette vision verticale relève de l'exploit en science des matériaux et en ingénierie de précision. L'équipe de Samsung ne s'est pas contentée d'empiler deux transistors simples l'un sur l'autre. Leur 3DSFET utilise des canaux en nanofeuillets triple couche à la fois pour le transistor supérieur (type P) et inférieur (type N) , soit un total de six nanofeuillets sur une seule plaquette de silicium. Il s'agit du plus grand nombre de nanofeuillets superposés jamais démontré dans un transistor empilé en 3D ou un CFET (transistor complémentaire à effet de champ) . L'architecture en nanofeuillets offre déjà un contrôle électrostatique supérieur du courant ; sa combinaison avec l'empilement vertical crée une synergie puissante pour la performance et l'efficacité énergétique.

Pour y parvenir, les ingénieurs ont dû résoudre le défi crucial de l'isolation électrique. Les transistors verticalement adjacents ont besoin d'une barrière isolante parfaite pour fonctionner de manière indépendante. L'équipe a introduit une couche diélectrique intermédiaire de haute qualité entre les dispositifs supérieur et inférieur. Cet isolant vertical est la clé qui déverrouille une intégration dense, en éliminant la diaphonie (crosstalk) qui rendrait sinon la conception non fonctionnelle .

Le résultat est un dispositif pleinement opérationnel avec un pas de grille de 42 nm, le plus petit jamais enregistré publiquement. Wookhyun Kwon, expert chez Samsung, a précisé que même si des recherches antérieures ont rapporté des dimensions plus petites, le chiffre de 42 nm est le plus petit jamais atteint sur une structure de transistor réellement fabriquée .

Une consécration qui valide l'approche

L'importance de ces travaux a été immédiatement reconnue par la communauté académique et industrielle du symposium VLSI, l'une des trois plus grandes conférences mondiales sur les semi-conducteurs. L'article, intitulé « First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications » et rédigé par Donghoon Hwang et ses collègues, a obtenu une note d'évaluation de 8,29 sur 10, la plus élevée parmi toutes les soumissions . Ce score exceptionnel lui a valu à la fois le prix du meilleur article et la désignation de « Technologie phare » (Technology Highlight) du symposium .

La feuille de route pour les puces d'IA et de calcul intensif (HPC)

Samsung envisage l'architecture 3DSFET comme une technologie fondamentale pour l'avenir des semi-conducteurs logiques à haute performance, ciblant spécifiquement les besoins extrêmes des applications d'intelligence artificielle et de calcul haute performance (HPC) de nouvelle génération, où la densité des transistors est un levier de performance crucial .

Il est toutefois essentiel de considérer cela comme une preuve de concept monumentale plutôt qu'une annonce de produit. Le travail en est actuellement au stade de la démonstration. L'équipe de Samsung a déclaré qu'elle poursuivrait ses recherches en vue d'une éventuelle commercialisation, mais aucun calendrier de production en volume n'a été spécifié. Un développement considérable reste à accomplir pour transformer cette démonstration sur un seul dispositif en un procédé fiable et fabricable en masse . Malgré le long chemin qui reste à parcourir, Samsung a apporté une réponse concrète et validée à la question de savoir ce qui vient après l'ère des nanofeuillets : construire vers le haut.