Nvidia Feynman : pourquoi la capacité d’encapsulation de TSMC sera déterminante

Le procédé envisagé serait l’A16 de TSMC, présenté dans les rapports comme une évolution de la classe 2 nm, voire comme un procédé de classe 1,6 nm. Feynman sauterait ainsi la famille N2 au lieu de l’utiliser comme étape intermédiaire.

Cette combinaison pourrait accroître la densité de calcul et contribuer à maîtriser la consommation électrique ainsi que l’intégrité du signal dans les très grands clusters d’IA. En revanche, les sources ne fournissent pas de spécifications finales vérifiées : les chiffres précis de performances ou de bande passante ne doivent donc pas être considérés comme confirmés.

Ce que TSMC devrait réellement produire

Le défi dépasserait largement la fabrication de tranches sur un nœud avancé. Pour rendre Feynman industrialisable, TSMC devrait coordonner plusieurs étapes de production :

• La logique A16 : le procédé devrait atteindre des niveaux de rendement et de volume compatibles avec une plateforme Nvidia fabriquée en grande série. Les rapports citent l’A16 comme technologie attendue, mais l’allocation exacte des capacités et les détails de production restent non confirmés.
• L’intégration 3D SoIC : davantage de chiplets empilés verticalement nécessiteraient une capacité SoIC bien supérieure, ainsi que des opérations fiables de liaison, de test, de gestion thermique et de contrôle du rendement.
• L’encapsulation 2,5D et la mémoire HBM : la plateforme devrait combiner l’intégration 3D avec la HBM et des procédés d’encapsulation avancée de type CoWoS ou leurs successeurs. La configuration finale du boîtier Feynman n’a toutefois pas été établie par les sources.
• La production CPO : les moteurs optiques et le silicium de commutation devraient être intégrés et testés comme un système fiable, et non plus comme une démonstration limitée. TSMC serait impliqué dans la chaîne de fabrication du silicium photonique et de l’encapsulation des produits CPO de Nvidia.

L’enjeu stratégique est clair : la capacité d’encapsulation pourrait devenir aussi importante que la capacité de fabrication des transistors. Une usine peut produire une logique avancée, mais une plateforme d’IA complète dépend aussi de l’assemblage des puces, de la mémoire et des connexions optiques avec un rendement, une consommation et une fiabilité acceptables.

SoIC : une capacité qui devrait fortement augmenter

Des informations de chaîne d’approvisionnement font état d’une nette accélération des projets SoIC de TSMC. Les objectifs précédemment cités évoquaient environ 10 000 à 15 000 tranches SoIC par mois en 2026, puis 20 000 tranches mensuelles à la fin de cette année. Le nouvel objectif rapporté atteindrait environ 50 000 tranches par mois d’ici fin 2027.

Par rapport à l’objectif de 20 000 tranches mensuelles prévu pour fin 2026, cela représenterait une multiplication par 2,5 l’année suivante. Cette demande ne viendrait pas uniquement de Nvidia : AMD et d’autres clients de l’encapsulation avancée chercheraient également à accéder à ces capacités. La totalité de la production ne serait donc pas nécessairement réservée à Feynman.

Ces chiffres correspondent à des projections rapportées, et non à des allocations officiellement confirmées par Nvidia. Ils désignent en outre une capacité exprimée en tranches, pas un nombre de systèmes Feynman terminés. Le volume réel dépendrait de la taille des puces, de la conception des boîtiers, des rendements et des tests en aval.

AP7 et AP8 : les sites au cœur de l’expansion

L’extension rapportée se concentre notamment sur les installations AP7, à Chiayi, et AP8, dans le parc scientifique du sud de Taïwan.

AP7 serait organisé en huit phases. Selon les informations disponibles, les premières phases ont déjà commencé à recevoir des équipements, tandis que les suivantes se trouvent à des stades différents d’autorisation et de planification. Le site pourrait accueillir plusieurs technologies d’encapsulation avancée, dont SoIC, CoWoS et des lignes liées au CPO, en fonction des besoins des clients.

AP8 serait prévu en trois phases, P1 à P3, avec un accent sur l’encapsulation avancée, notamment CoWoS. Les données publiques ne permettent pas d’attribuer à chaque phase une date de mise en service suffisamment fiable pour en faire une échéance ferme de production.

Le calendrier reste néanmoins essentiel. Les bâtiments, les équipements et les qualifications doivent être préparés bien avant qu’un nouvel accélérateur n’atteigne la production en volume. Si Feynman vise le second semestre 2028, les décisions relatives aux capacités et à la qualification des procédés doivent intervenir plusieurs années auparavant.

Rubin et Feynman vont progresser en parallèle

La transition ne prendra pas la forme d’un simple passage de relais. Nvidia augmenterait actuellement la production de Vera Rubin tout en réorientant déjà une partie de ses ressources de recherche et de chaîne d’approvisionnement vers Feynman. Les documents de Nvidia décrivent Vera Rubin comme entrant en pleine production, tandis que les rapports industriels placent Feynman au second semestre 2028.

Ce chevauchement permettrait à Nvidia de maintenir un rythme régulier de renouvellement de ses plateformes, sans attendre la fin complète d’une génération pour préparer la suivante. Pour TSMC et ses fournisseurs, il représente cependant une charge industrielle importante : il faut répondre à la demande actuelle de Rubin tout en qualifiant un nouveau procédé, une encapsulation plus complexe, des composants optiques et les matériaux associés à Feynman.

Pourquoi le passage au CPO est important

La plateforme Spectrum-X Ethernet Photonics de Nvidia offre un aperçu concret de cette orientation. Elle intègre les optiques co-packagées directement à proximité du circuit ASIC de commutation, afin de réduire la distance parcourue par les signaux à très haut débit dans les connexions électriques. Nvidia affirme que cette plateforme a atteint la production grâce à une co-conception réunissant les acteurs des semi-conducteurs et des systèmes.

Dans ses documents produits, Nvidia décrit Spectrum-X Ethernet Photonics comme un système Ethernet CPO à 200 Gb/s par voie, avec une bande passante pouvant atteindre 409,6 Tb/s. La page produit indique une disponibilité au second semestre 2026, tandis que des rapports industriels ont fait état d’expéditions à certains partenaires et d’un passage à la production en volume.

La chaîne d’approvisionnement rapportée attribue à TSMC un rôle dans la fabrication du silicium photonique et à Foxconn l’assemblage des systèmes de commutation finis. D’autres partenaires interviennent pour l’encapsulation et les tests au niveau des puces, les lasers et les sous-ensembles optiques.

Le CPO est stratégique parce que les réseaux reliant les accélérateurs deviennent eux aussi un facteur limitant des clusters d’IA. À mesure que les systèmes s’agrandissent, la consommation, la bande passante, la distance de transmission électrique et l’intégrité du signal peuvent limiter les performances globales, même lorsque les puces de calcul progressent. L’intégration optique vise à résoudre une partie de ce problème d’extension horizontale, mais les volumes, la fiabilité et le déploiement chez les clients resteront des tests déterminants.

Ce que cela change pour les infrastructures d’IA de 2028

La trajectoire rapportée de Feynman illustre une évolution plus large : la planification des capacités d’IA ne porte plus uniquement sur les processeurs. Les choix de Nvidia peuvent influencer les investissements de TSMC avant même la commercialisation d’un produit, car la plateforme exige de coordonner logique avancée, mémoire, empilement 3D, encapsulation optique, équipements et tests.

Trois tendances se dégagent :

1. L’encapsulation avancée devient une contrainte stratégique. Le passage rapporté de 20 000 à 50 000 tranches SoIC par mois suggère que la capacité d’intégration 3D pourrait compter autant que l’approvisionnement en tranches produites sur un nœud avancé.
2. L’écosystème de fournisseurs dépend davantage du calendrier de Nvidia. La construction des sites et l’installation des équipements doivent commencer tôt, car une capacité d’encapsulation avancée ne peut pas être ajoutée instantanément après le lancement d’une génération d’accélérateurs.
3. Les opérateurs cloud devront financer des systèmes complets. Une infrastructure d’IA à l’horizon 2028 nécessiterait davantage que des accélérateurs : elle dépendrait aussi de systèmes équipés de HBM, de boîtiers avancés, de réseaux optiques, d’une alimentation électrique adaptée et d’un refroidissement haute densité. Il s’agit d’une déduction fondée sur l’orientation technologique rapportée, et non d’une prévision publiée des dépenses du cloud.

Feynman est donc important autant comme signal industriel que comme futur nom de puce. Si les informations rapportées se confirment, Nvidia demanderait à TSMC de faire mûrir simultanément la logique A16, l’empilement SoIC, l’intégration HBM et le réseau CPO. Le prochain goulot d’étranglement ne serait alors peut-être pas le transistor le plus petit, mais la capacité de l’industrie à assembler et à connecter de gigantesques systèmes d’IA de manière fiable et reproductible.