Huawei mise sur la “Tau Scaling Law” pour dépasser les limites de la miniaturisation des transistors

La loi Tau : améliorer les puces en réduisant le temps (τ)

Depuis des décennies, la progression des semi‑conducteurs suit le principe de scaling géométrique — réduire les dimensions des transistors pour augmenter la densité et la puissance de calcul, une tendance souvent associée à la loi de Moore.

La proposition de Huawei consiste à déplacer le facteur clé du progrès : du dimensionnel vers le temporel.

La Tau Scaling Law met l’accent sur la réduction du temps de propagation des signaux dans les circuits — autrement dit, sur la rapidité avec laquelle les données traversent une puce ou un système informatique.

Selon Huawei, diminuer ces délais peut :

• améliorer les performances globales du processeur
• augmenter la densité effective des transistors
• compenser un ralentissement des avancées dans les procédés de fabrication

En résumé, la progression passerait d’un modèle basé sur la réduction de la taille physique à un modèle basé sur l’optimisation du timing et de l’architecture des circuits.

LogicFolding : l’architecture qui applique ce principe

Pour concrétiser cette idée, Huawei a développé une architecture appelée LogicFolding.

Cette méthode consiste à réorganiser les blocs logiques à l’intérieur de la puce afin de raccourcir les chemins de connexion entre les composants.

Des connexions plus courtes signifient :

• moins de résistance et de charge capacitive
• un délai électrique plus faible
• une transmission des signaux plus rapide

Au final, cela peut améliorer l’efficacité et les performances du processeur sans dépendre uniquement d’une gravure plus fine.

Huawei indique que les prochains processeurs Kirin attendus en 2026 seront les premiers à intégrer cette architecture LogicFolding.

Cette approche s’inscrit dans une tendance plus large de l’industrie : tirer davantage de performances de l’architecture, du design et de l’intégration — comme le font aussi les technologies d’emballage avancé ou les architectures hétérogènes — plutôt que de compter exclusivement sur la lithographie.

Une technologie que Huawei dit déjà utiliser

Bien que la Tau Scaling Law n’ait été annoncée publiquement qu’en 2026, Huawei affirme l’avoir appliquée depuis plusieurs années.

D’après les déclarations de l’entreprise rapportées par plusieurs médias, 381 puces ont déjà été conçues et produites en série en s’appuyant sur ce principe au cours des six dernières années, notamment pour les smartphones et l’informatique liée à l’IA.

Les détails techniques précis de ces implémentations restent cependant largement confidentiels.

L’objectif : une densité équivalente au 1,4 nm d’ici 2031

Huawei estime que la combinaison de la Tau Scaling Law et de LogicFolding pourrait permettre de concevoir des puces haut de gamme avec une densité de transistors équivalente à un procédé de fabrication de 1,4 nanomètre d’ici environ 2031.

Cela ne signifie pas que les puces seraient réellement gravées en 1,4 nm. Le terme « équivalent » signifie plutôt que l’architecture pourrait offrir des niveaux comparables de densité ou de performance malgré l’utilisation d’un procédé de fabrication moins avancé.

Pour situer cet objectif dans le contexte industriel :

• TSMC prévoit de produire en masse des puces 1,4 nm (A14) autour de 2028.
• Samsung a déjà indiqué viser une technologie 1,4 nm vers 2027.

Le calendrier de Huawei serait donc plus tardif, mais la stratégie consiste à combler une partie de l’écart grâce à l’innovation en conception plutôt qu’en fabrication.

Un enjeu stratégique pour l’industrie chinoise

Cette annonce intervient alors que le secteur chinois des semi‑conducteurs fait face à des restrictions d’exportation qui limitent l’accès aux équipements de fabrication les plus avancés.

Dans ce contexte, la démarche de Huawei illustre une stratégie plus large : améliorer les capacités des puces grâce à l’architecture, la méthodologie de conception et l’optimisation des systèmes, plutôt qu’en dépendant uniquement des derniers nœuds de gravure.

Si cette approche fonctionne comme annoncé, elle pourrait :

• réduire la dépendance aux outils de lithographie les plus avancés
• renforcer la compétitivité des processeurs conçus en Chine
• soutenir l’objectif d’un écosystème de semi‑conducteurs plus autonome

Ce que l’on ne sait pas encore

Malgré ces ambitions, de nombreux détails techniques restent inconnus. Huawei n’a pas encore publié de documentation complète expliquant précisément comment la Tau Scaling Law et LogicFolding produisent leurs gains.

Pour l’instant, il faut donc considérer cette initiative surtout comme une orientation stratégique et un cadre de conception, plutôt qu’un remplacement déjà validé des méthodes traditionnelles de mise à l’échelle.

Une chose est néanmoins claire : si la miniaturisation des transistors ralentit, l’optimisation de l’architecture et du timing des circuits pourrait devenir le prochain grand levier de performance dans les semi‑conducteurs.