TSMC mise sur l’empilement 3D et la photonique pour multiplier par 50 le calcul des systèmes d’IA

Le message de TSMC à SEMICON Taiwan 2026 est sans ambiguïté : la prochaine bataille de l’intelligence artificielle se jouera à l’échelle du système, et non plus uniquement sur la performance d’une puce ou d’un modèle. Le fabricant taïwanais veut combiner procédés de gravure avancés, empilement 3D SoIC, boîtiers 2,5D CoWoS et photonique sur silicium afin de faire circuler les données plus efficacement dans des infrastructures d’IA toujours plus grandes. 13

Une ambition : 50 fois plus de calcul d’ici 2029

TSMC prévoit que l’intégration de SoIC et de CoWoS pourrait porter les performances de calcul globales d’un système à environ 50 fois leur niveau de 2024 en 2029. Cette projection traduit un changement de perspective : le processeur n’est plus considéré comme l’unique unité de progrès. L’enjeu consiste plutôt à réunir plusieurs puces de calcul, de la mémoire à haute bande passante et des interconnexions très denses au sein d’un même ensemble. 3

La feuille de route 3DFabric mentionne une intégration N2P sur N3P avec SoIC en 2026, puis une intégration A14 sur A14 en 2029. Le pas d’interconnexion doit alors atteindre 4,5 micromètres, afin d’augmenter la densité et l’efficacité des connexions entre composants empilés ou placés côte à côte. 315

L’inférence prend le relais de l’entraînement

April Li, directrice du développement commercial de TSMC pour l’IA et le calcul haute performance, estime que la demande mondiale en calcul pour l’IA progresse d’environ cinq fois par an. Elle a également évoqué une hausse de près de 500 fois du volume de jetons produits lors de l’inférence depuis 2022. 13

L’inférence correspond à la phase où un système d’IA répond à une demande ou exécute une tâche, par opposition à l’entraînement initial du modèle. Les systèmes capables de raisonnement et les agents autonomes peuvent produire et traiter beaucoup plus de jetons par interaction. Les agents déployés dans les entreprises et les applications d’IA physique sont, eux, conçus pour fonctionner en continu dans des environnements réels. 123

La conséquence est majeure pour les infrastructures : il faut désormais se préparer à un volume d’inférence soutenu et très élevé. L’augmentation du nombre d’utilisateurs, de la fréquence des requêtes et de la quantité de calcul nécessaire à chaque requête exerce une pression croissante sur les accélérateurs, la mémoire, les réseaux, l’alimentation électrique et le refroidissement.

Le véritable goulot d’étranglement : le déplacement des données

L’argument de TSMC en faveur d’une conception au niveau du système repose sur un constat d’efficacité. Le déplacement des données pourrait représenter jusqu’à 60 % de l’activité dans des charges de travail d’IA typiques, tandis que des accélérateurs coûteux fonctionneraient parfois à moins de 40 % de leur capacité. 123

Ajouter davantage de puissance de calcul ne garantit donc pas des gains proportionnels. Les données doivent pouvoir circuler entre la logique et la mémoire, entre les boîtiers, dans les racks de serveurs et à travers le centre de données sans faire exploser la consommation électrique ni les besoins de refroidissement.

TSMC propose de concevoir l’ensemble de cette chaîne de manière coordonnée : calcul, mémoire, interconnexions, stockage, alimentation, refroidissement, racks et infrastructure du centre de données. Dans cette approche, le packaging avancé n’est plus une simple étape de fabrication ; il devient une composante de l’architecture informatique.

Des boîtiers CoWoS toujours plus grands

TSMC produit déjà des boîtiers CoWoS équivalant à 5,5 fois la taille d’un réticule, selon les informations disponibles sur sa feuille de route de packaging avancé. L’entreprise viserait des boîtiers de 14 fois la taille d’un réticule autour de 2028, avec des configurations annoncées d’environ 10 puces de calcul et 20 empilements de mémoire HBM. 3

CoWoS, pour « chip-on-wafer-on-substrate », assemble étroitement les puces logiques et la mémoire à haute bande passante dans un même boîtier. Des surfaces plus importantes permettent de réunir davantage de calcul et de mémoire sans dépendre d’une seule puce monolithique gigantesque.

Cette stratégie répond aussi aux limites pratiques de la fabrication des semi-conducteurs les plus avancés. Répartir un système entre plusieurs puces peut offrir davantage de souplesse industrielle, mais rend la conception du boîtier, la densité des interconnexions, les tests et la gestion thermique encore plus critiques.

La photonique sur silicium pour franchir un nouveau cap

TSMC présente également la photonique sur silicium et les optiques co-intégrées comme une réponse aux limites des connexions électriques dans les infrastructures d’IA. La plateforme COUPE suivrait une trajectoire de bande passante allant de 3,2 Tbit/s à plus de 12,8 Tbit/s. TSMC prévoit par ailleurs que la photonique sur silicium pourrait représenter plus de la moitié du marché des émetteurs-récepteurs optiques en 2027, tandis que certains fournisseurs devraient commencer la production en volume d’optiques co-packagées à la fin de 2026. 3

L’objectif général est de rapprocher les interconnexions optiques du boîtier de calcul. Une distance plus courte entre les composants électroniques et photoniques peut favoriser une bande passante plus élevée et une meilleure efficacité énergétique. Cette architecture impose toutefois de nouvelles exigences concernant les lasers, les connecteurs à fibre optique, le packaging et la validation. 1013

Une capacité de production encore insuffisante

Cette feuille de route ne règle pas pour autant le problème de l’offre. Les estimations du secteur situent la capacité CoWoS de TSMC entre 120 000 et 140 000 plaquettes par mois à la fin de 2026, contre environ 13 000 à 16 000 par mois à la fin de 2023. Il s’agit d’estimations de marché, et non d’un chiffre de capacité officiellement communiqué par TSMC dans les comptes rendus de SEMICON Taiwan. 636

Des informations relayées par des investisseurs institutionnels estiment que le déficit entre l’offre et la demande de CoWoS pourrait passer d’environ 20 % à près de 10 % d’ici la fin de 2026, à mesure que les capacités augmentent. L’amélioration serait notable, mais la demande resterait supérieure à l’offre disponible. 36

La répartition de cette capacité constitue un autre risque. Nvidia représenterait environ 60 % de la demande ou de la production CoWoS de TSMC en 2026, laissant AMD, Broadcom et les grands fournisseurs de cloud se partager le solde. Cette donnée relève de l’analyse de marché et ne correspond pas à une nouvelle allocation annoncée par TSMC à SEMICON Taiwan. 4

TSMC veut peser sur toute la chaîne physique de l’IA

Le changement stratégique dépasse donc largement une simple amélioration du packaging. April Li a décrit un rôle pour TSMC qui s’étendrait du silicium au centre de données, et jusqu’au jeton produit par le système d’IA. 1

Cette ambition ferait de TSMC un coordinateur de plus en plus important de la chaîne physique de l’IA : logique de pointe, intégration de la mémoire HBM, packaging avancé, entrées-sorties optiques, conception thermique, alimentation électrique et validation des systèmes.

Les difficultés à résoudre ne concernent donc pas seulement la production de plaquettes et de boîtiers. Elles touchent aussi les composants optiques, les tests, le refroidissement et la coordination entre fournisseurs. La « véritable industrialisation de l’IA » défendue par TSMC est ainsi un pari sur l’intégration : atteindre 50 fois plus de performances dépendra autant de la maîtrise des connexions entre composants et de la montée en puissance de la chaîne d’approvisionnement que de la fabrication de puces plus rapides.