La feuille de route de TSMC : A13, A12, N2U, production 2 nm et l’ère des puces IA géantes

Selon les informations de la feuille de route industrielle, A13 et A12 visent une production vers la fin de la décennie, potentiellement autour de 2029.

Et le nœud A16 ?

Le symposium n’a pas apporté d’annonce majeure sur A16, mais des rapports de l’industrie indiquent que la production de masse aurait été repoussée à environ 2027, soit légèrement plus tard que prévu initialement.

CoWoS : un packaging géant avec 98 % de rendement

Au‑delà de la gravure, TSMC a fortement insisté sur le rôle croissant du packaging avancé, devenu crucial pour les accélérateurs d’intelligence artificielle.

La société a confirmé la production de masse d’une nouvelle solution CoWoS (chip‑on‑wafer‑on‑substrate) qu’elle décrit comme la plus grande jamais produite.

Point clé :

• La plateforme CoWoS de 5,5 réticules atteint un rendement supérieur à 98 %, selon Yuan Li‑pen, vice‑président du développement commercial chez TSMC.

Dans la fabrication de puces, un réticule correspond à la surface maximale exposée lors de la lithographie. En assemblant plusieurs matrices de taille réticule dans un même boîtier, CoWoS permet de créer des processeurs IA gigantesques composés de plusieurs chiplets et de mémoire HBM (High‑Bandwidth Memory).

Cette approche répond à un problème clé : pour les systèmes d’IA modernes, la performance dépend souvent davantage de la bande passante mémoire et de l’interconnexion entre puces que de la densité des transistors seule.

Des plateformes CoWoS encore plus grandes d’ici 2028–2029

TSMC prévoit d’augmenter fortement la taille de ces systèmes dans les prochaines années.

Des rapports industriels évoquent une feuille de route comprenant :

• des plateformes d’environ 14 réticules vers 2028
• des plateformes pouvant atteindre 40 réticules vers 2029

Si ces objectifs se concrétisent, les accélérateurs d’IA pourraient devenir bien plus grands que les GPU actuels, le packaging jouant alors le rôle d’une véritable architecture système.

La production 2 nm monte en puissance

Ces annonces s’inscrivent dans la montée en régime du nœud N2 (2 nm) de TSMC.

• La production de masse du procédé N2 a débuté fin 2025.
• La demande initiale est forte, plusieurs grands clients réservant déjà des capacités pour leurs prochaines puces IA ou mobiles.

Face à cet intérêt, TSMC accélère l’augmentation de ses capacités de fabrication afin de répondre à la demande croissante en puces avancées.

Comparaison avec Intel et Samsung

La compétition entre fondeurs se joue désormais sur plusieurs critères : rendement, calendrier de production et technologies de packaging.

Des rapports récents évoquent certaines difficultés chez les concurrents :

• Samsung : un rapport indique un rendement d’environ 14 % de puces utilisables sur une ligne de production 2 nm.
• Intel : le procédé 18A aurait connu un retard d’environ six mois pour la production à grande échelle.

Ces chiffres proviennent de rapports tiers et doivent donc être interprétés avec prudence. Ils illustrent toutefois la difficulté technique extrême de la fabrication de semi‑conducteurs de pointe.

Une nouvelle réalité : le packaging aussi crucial que la gravure

Le symposium 2026 confirme une évolution majeure de l’industrie : la performance informatique dépend désormais de deux leviers.

• La miniaturisation des transistors, avec des procédés angstrom comme A13 et A12.
• Le packaging avancé, avec des plateformes CoWoS capables de relier d’immenses matrices et piles de mémoire.

Pour les accélérateurs d’IA — qui exigent des surfaces de silicium gigantesques et une bande passante mémoire massive — cette combinaison devient le principal avantage concurrentiel.

La feuille de route de TSMC suggère ainsi une stratégie claire : dominer à la fois la gravure et l’intégration de systèmes complets sur un seul package d’ici la fin de la décennie.