Une performance d’autant plus remarquable qu’elle est réalisée sans la moindre machine EUV, en s’appuyant uniquement sur des techniques de multi-patterning en lumière ultraviolette profonde (DUV) et une co-optimisation poussée entre la conception et la technologie (DTCO) .
Côté densité, le N+3 tient la corde face à un aîné célèbre :
La cellule standard a vu sa hauteur réduite de 252 nm (sur le N+2) à 228 nm, et le "contacted gate pitch" a été resserré de 63 nm à 57 nm .
SemiAnalysis est clair : ce chiffre sur le pitch métallique est un indicateur "cherry-picked", choisi avec soin pour la comparaison, mais il ne reflète pas une parité globale . Le N+3 est décrit comme un nœud de troisième génération de classe 7 nm, et non comme un véritable 5 nm . Un précédent démontage de TechInsights en décembre 2025 arrivait à la même conclusion, plaçant le N+3 au niveau d'un nœud de classe 6 nm .
Pour obtenir ces résultats, SMIC a dû pousser les machines DUV dans leurs derniers retranchements. Le prix à payer est élevé : extrême complexité du processus, rendements plus faibles, et surtout, un coût par puce qui ne peut rivaliser avec la maturité industrielle du TSMC N6 .
Si les mesures de densité sont une vraie prouesse d’ingénierie, la confrontation aux benchmarks renvoie le Kirin 9030 Pro trois ans en arrière. Le rapport est sans appel : la puce se situe au niveau des flagships Android de 2021-2022, et l'écart avec le peloton de tête actuel est parfois abyssal .
C’est peut-être le constat le plus sévère du rapport. L’écart en efficacité est encore plus criant que celui en performance brute. L’exemple est saisissant : le cœur basse consommation (E-core) d’Apple fournit 20 % de puissance de calcul en plus que le cœur principal de Huawei, tout en ne consommant qu’environ 1 Watt, contre 4,5 Watts pour la solution HiSilicon .
La cause racine n’est pas à chercher dans les talents de conception des ingénieurs de Huawei, dont le niveau est jugé proche de celui des leaders de la génération précédente. Le véritable handicap est le nœud de fabrication. Apple et Qualcomm utilisent les procédés TSMC N4 et N3P, qui offrent un avantage fondamental sur la courbe tension-fréquence, un luxe que SMIC ne peut pas offrir avec son N+3 dépendant du DUV .
Face à ce plafond de verre technologique, Huawei ne baisse pas les bras. Le rapport de SemiAnalysis replace la stratégie LogicFolding au cœur de la réponse chinoise. Privée d’EUV, l’entreprise, par la voix de sa présidente He Tingbo, a officiellement acté un changement de paradigme : ne plus chercher à miniaturiser les transistors sur un plan horizontal, mais empiler les circuits en 3D .
La feuille de route a été détaillée le 25 mai 2026 à Shanghai, lors de la conférence IEEE ISCAS 2026 .
Plutôt que de suivre la loi de Moore, Huawei propose la « loi d'échelle de Tau », qui met l’accent sur la réduction du temps de transit des signaux électriques. L’objectif n’est plus la réduction géométrique, mais l’intégration verticale via des interconnexions toujours plus denses entre les puces empilées .
Concrètement, il s’agit d’empiler des couches actives de circuits numériques, analogiques et de mémoire en utilisant des techniques avancées de « hybrid bonding ». Cela permet de raccourcir les chemins critiques .
Sur un nœud de processus donné, Huawei revendique :
Pour prouver que le concept est solide, l’entreprise affirme que 381 puces utilisant ces principes ont déjà été produites en masse ces six dernières années .
L'objectif final est de produire en masse des puces de classe 1,4 nm d’ici 2031, et ce, toujours sans EUV . Les jalons intermédiaires sont fixés :
L’avance de Huawei sur la technologie d’interconnexion est déjà palpable. SemiAnalysis note que le pas de « hybrid bonding » est déjà à 1,5 µm pour la puce 2026 et tombera à 1 µm l’année suivante, offrant une densité d’interconnexion de 16 à 36 fois supérieure à celle de ses concurrents .
Le rapport de SemiAnalysis invite néanmoins à la prudence. Une publication technique de Huawei suggère que la version la plus dense du LogicFolding, destinée à ses puces IA de la gamme Ascend, pourrait ne pas arriver avant 2030. Les prochaines puces Ascend devraient rester sur un packaging 2.5D et des chiplets, créant ainsi une trajectoire à deux vitesses : les puces mobiles Kirin servent de laboratoire pour la nouvelle architecture, tandis que le haut de gamme pour serveurs prend du retard .
Le rapport conclut que même si les métriques du N+3 sont une démonstration de force ponctuelle, le déficit fondamental est encore énorme. LogicFolding est un pari nécessaire et ingénieux, mais sur le long terme, il reste encore à ses débuts .