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HBM4E : Samsung et SK hynix ne se battent plus seulement sur la vitesse, mais sur l’intégration
Samsung expédie depuis fin mai des échantillons HBM4E à 12 couches, stables à 14 Gbit/s par broche, pour 3,6 To/s et 48 Go par empilement. Samsung veut faire évoluer la HBM standard vers la cHBM, personnalisée pour chaque accélérateur, puis vers la zHBM, qui empilerait directement logique de calcul et mémoire.
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Points clés à retenir
- Samsung expédie depuis fin mai des échantillons HBM4E à 12 couches, stables à 14 Gbit/s par broche, pour 3,6 To/s et 48 Go par empilement.
- Samsung veut faire évoluer la HBM standard vers la cHBM, personnalisée pour chaque accélérateur, puis vers la zHBM, qui empilerait directement logique de calcul et mémoire.
- SK hynix étudie le bonding hybride pour dépasser les empilements de 16 couches, mais ne pense pas cette technologie prête pour la HBM4E.
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Les présentations de Samsung et de SK hynix à Hot Chips 2026 racontent deux versions d’un même problème : comment fournir toujours plus de bande passante aux accélérateurs d’intelligence artificielle sans laisser la chaleur, la taille du boîtier et la complexité de fabrication dépasser les limites du système. Samsung a surtout mis en avant la vitesse, les circuits de base personnalisés et une mémoire appelée à être intégrée directement au processeur. SK hynix a davantage insisté sur le boîtier lui-même : refroidissement, gauchissement, interconnexions et contraintes mécaniques liées à des empilements toujours plus hauts. 2
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Les chiffres annoncés sont impressionnants, mais ils doivent être lus avec prudence : ce sont des spécifications de fabricant, des objectifs de feuille de route ou des affirmations de conception, et non des résultats de benchmarks indépendants.
Samsung prépare un HBM4E à près de 4 To/s
Samsung a indiqué avoir commencé à expédier fin mai des échantillons de HBM4E à 12 couches à de grands clients internationaux. Ces échantillons atteignent une vitesse stable de 14 Gbit/s par broche, avec une montée en puissance possible jusqu’à 16 Gbit/s. Samsung annonce pour cette version une bande passante de 3,6 To/s et une capacité de 48 Go par empilement. 17
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La configuration visée à 16 Gbit/s par broche porterait la bande passante par empilement à environ 4 To/s. Samsung a également présenté des variantes à 8 et à 16 couches, signe que la HBM4E doit pouvoir s’adapter à plusieurs formats d’accélérateurs et à différents besoins de capacité. 18
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La différence entre ces deux niveaux de performance est importante. Les 14 Gbit/s correspondent à la vitesse stable annoncée pour les échantillons actuels, tandis que 16 Gbit/s représente le niveau maximal vers lequel Samsung veut faire évoluer la plateforme. Ces valeurs ne sont donc pas nécessairement équivalentes à une mesure de production validée dans des conditions indépendantes.
De la HBM standard à la mémoire personnalisée
La stratégie de Samsung ne consiste pas uniquement à accélérer la DRAM ou à empiler davantage de couches. L’entreprise décrit une transition vers la cHBM, ou HBM personnalisée : le circuit de base (base die) pourrait être adapté à l’accélérateur d’un client donné. La mémoire devient alors une partie plus active de l’architecture du système, plutôt qu’un composant standard interchangeable. 1
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À plus long terme, Samsung vise la zHBM, une structure tridimensionnelle dans laquelle la logique du processeur et la DRAM seraient empilées verticalement. Selon l’entreprise, cette approche permettrait de supprimer une partie du chemin de connexion habituel des boîtiers 2,5D, notamment l’interposeur et les liaisons SerDes, afin d’améliorer fortement l’efficacité et la bande passante. 1
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Samsung avance pour la zHBM une efficacité énergétique supérieure d’environ 70 % et une bande passante DRAM plus de deux fois supérieure à celle de l’architecture conventionnelle de référence. Il s’agit toutefois de projections ou d’affirmations de l’entreprise sur une architecture future, et non de mesures réalisées sur un produit zHBM commercialisé. 1
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La chaleur devient une contrainte architecturale
À mesure que les interfaces accélèrent et que les empilements se densifient, la quantité de chaleur à évacuer augmente. Samsung propose pour cela son Heat Path Block, ou HPB, qui ajoute des chemins de dissipation autour des zones PHY — la couche physique chargée des entrées-sorties à haut débit. Samsung affirme que l’HPB peut réduire de plus de 35 % la température maximale lorsque sa couverture dépasse 50 % de la surface PHY. 10
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Samsung indique également que cette technologie a déjà été intégrée et vérifiée dans la HBM4E, avant une intégration plus large prévue pour la HBM5. 4
7 L’enjeu dépasse donc le simple refroidissement auxiliaire : la dissipation thermique commence à déterminer la vitesse à laquelle l’interface mémoire peut fonctionner de manière fiable.
Pour SK hynix, le véritable défi se trouve dans le boîtier
La présentation de SK hynix a abordé les prochaines générations de HBM sous l’angle de la fabrication et de l’intégration. L’entreprise a comparé plusieurs méthodes pour relier les empilements HBM aux accélérateurs : le CoWoS-S à grand interposeur en silicium, le CoWoS-L à interposeur RDL et l’EMIB d’Intel, une technologie reposant sur des ponts de connexion. Chaque solution implique des compromis en matière de routage, de positionnement des puces, de taille de l’interposeur ou du substrat et de gauchissement du boîtier lorsque plusieurs empilements mémoire sont placés autour d’un accélérateur. 11
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Les caractéristiques actuelles de ses boîtiers illustrent l’étroitesse des marges de manœuvre. Un boîtier HBM4 est décrit avec une hauteur en Z de 775 micromètres, ainsi que des milliers de vias traversants au silicium (TSV) et de micro-bosses sur le circuit de base. Plus les empilements grandissent, plus il faut composer avec des puces amincies, des espaces réduits, les contraintes mécaniques et l’extraction de la chaleur dans un volume quasiment imposé. 11
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La feuille de route de SK hynix inclut l’EMIB parmi les voies possibles pour l’intégration 2,5D. Cela montre un intérêt technique ou une compatibilité avec cette approche, mais ne suffit pas à établir l’existence d’un partenariat commercial confirmé entre SK hynix et Intel. 12
iHBM : évacuer la chaleur là où elle se concentre
SK hynix développe aussi iHBM, une solution de refroidissement qui place un matériau à forte conductivité thermique à proximité de points chauds localisés à l’intérieur de la structure HBM. L’entreprise affirme que cette conception pourrait réduire la résistance thermique de plus de 30 %. 2
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La comparaison avec l’HPB de Samsung est révélatrice. Les deux fabricants cherchent à traiter la chaleur au niveau des puces et du boîtier, mais par des chemins physiques différents : Samsung décrit des structures dédiées autour des régions PHY, tandis que SK hynix veut éloigner la chaleur de zones internes précises. Les informations disponibles reposent sur des affirmations de fabricants et des concepts en développement ; les deux pourcentages ne doivent donc pas être interprétés comme des résultats directement comparables.
Le bonding hybride devra attendre au-delà de la HBM4E
L’empilement de couches conventionnelles finit par se heurter à une limite d’épaisseur. SK hynix étudie le bonding hybride — une méthode de liaison directe entre composants — pour dépasser les empilements de 16 couches, avec potentiellement des puces plus épaisses, des pas de connexion plus serrés et des structures plus hautes. 1
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Mais l’entreprise ne s’attend pas à ce que cette technologie soit prête pour la HBM4E. La HBM5 constitue au plus tôt l’horizon envisagé, et cette échéance reste une perspective de développement plutôt qu’un calendrier produit confirmé. 2
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La HBM5 pourrait ainsi marquer un tournant. La HBM4E peut encore gagner en vitesse et en capacité avec les méthodes actuelles d’empilement et de packaging. Les générations suivantes devront probablement combiner de nouvelles techniques de liaison, de refroidissement et de gestion mécanique pour poursuivre cette progression.
À retenir : la bande passante ne suffira plus
La présentation de Samsung laisse entendre que le prochain avantage concurrentiel viendra de la personnalisation et d’une intégration plus étroite entre mémoire et processeur. Les échantillons HBM4E apportent un gain de vitesse à court terme, tandis que la cHBM et la zHBM dessinent des boîtiers conçus autour d’accélérateurs précis, puis intégrés directement au calcul. 1
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Le message de SK hynix est différent : ces gains dépendront d’abord de la résolution de problèmes moins visibles, comme le gauchissement des boîtiers, la résistance thermique, la densité du routage, la hauteur des empilements et le rendement de fabrication. L’iHBM et le bonding hybride visent à prolonger la durée de vie des architectures à mémoire empilée sans ignorer ces contraintes. 2
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Pour les concepteurs d’accélérateurs d’IA, la conclusion est nette : les feuilles de route HBM concernent désormais l’ensemble du boîtier, et plus seulement la puce DRAM. Samsung mise sur la personnalisation et l’intégration 3D ; SK hynix sur l’ingénierie du packaging et la rigueur industrielle. Aucun des deux chemins ne supprime encore le compromis fondamental entre davantage de bande passante, davantage de chaleur et une intégration toujours plus complexe.
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Samsung expédie depuis fin mai des échantillons HBM4E à 12 couches, stables à 14 Gbit/s par broche, pour 3,6 To/s et 48 Go par empilement.
Quels sont les points clés à valider en premier ?
Samsung expédie depuis fin mai des échantillons HBM4E à 12 couches, stables à 14 Gbit/s par broche, pour 3,6 To/s et 48 Go par empilement. Samsung veut faire évoluer la HBM standard vers la cHBM, personnalisée pour chaque accélérateur, puis vers la zHBM, qui empilerait directement logique de calcul et mémoire.
Que dois-je faire ensuite en pratique ?
SK hynix étudie le bonding hybride pour dépasser les empilements de 16 couches, mais ne pense pas cette technologie prête pour la HBM4E.