TSMC accélérerait fortement ses capacités 2 nm et 3 nm d’ici à la mi-2027

La course aux puces pour l’intelligence artificielle ne se joue pas seulement sur la finesse de gravure : elle se joue aussi sur le nombre de wafers qu’un fondeur peut réellement livrer chaque mois, puis sur sa capacité à les assembler dans des boîtiers avancés. À ce titre, les chiffres qui circulent autour de TSMC sont ambitieux : 110 000 wafers de 2 nm par mois et 210 000 wafers de 3 nm par mois à la mi-2027. Ils ne constituent toutefois pas des prévisions officielles de l’entreprise. 17

Les objectifs rapportés pour la mi-2027

D’après des informations de chaîne d’approvisionnement reprises par TrendForce, la capacité mensuelle en 2 nm de TSMC passerait d’environ 90 000 wafers fin 2026 à 110 000 wafers à la mi-2027, soit une progression d’environ 22 %. Pour le 3 nm, la capacité dépasserait 180 000 wafers par mois fin 2026 avant d’atteindre 210 000 à la mi-2027, une hausse de plus de 16 % sur cette période. 17

Le mouvement serait encore plus marqué sur une période plus longue : la capacité 3 nm passerait d’environ 120 000 à 130 000 wafers mensuels fin 2025 à 210 000 à la mi-2027, soit près de 70 % de hausse si le plan est tenu. 20

Point essentiel : il s’agit d’objectifs rapportés, et non d’orientations publiées par TSMC. Ces estimations proviennent de sources de la chaîne d’approvisionnement ; le groupe n’a pas validé publiquement ces volumes précis pour le 2 nm et le 3 nm. 1719

Taïwan au cœur de la montée en puissance, avec l’appui de l’Arizona et du Japon

Taïwan devrait rester le socle de la montée en charge des procédés les plus avancés à court terme. Les informations disponibles font notamment état d’une montée en régime des technologies N2 et A16 dans la Fab 22 de Kaohsiung, ainsi que dans la Fab 20 de Hsinchu. 51

Pour accroître l’offre en 3 nm, TSMC convertirait aussi à Taïwan une partie de ses équipements auparavant consacrés au 5 nm. Réemployer des infrastructures de production déjà qualifiées peut accélérer l’ajout de capacité, sans attendre l’achèvement de nouvelles usines ; la répartition exacte des outils entre les sites n’a cependant pas été détaillée publiquement. 24

Le groupe élargit parallèlement son dispositif international :

• Arizona : la première usine y a démarré la production en 4 nm. Les phases ultérieures sont prévues pour des technologies 3 nm, 2 nm et de classe A16. TSMC a en outre annoncé 100 milliards de dollars d’investissement additionnel aux États-Unis, destinés à de nouvelles fabs et à des capacités de packaging avancé. 4538
• Japon : à Kumamoto, la seconde usine est censée prendre en charge des procédés allant jusqu’au 3 nm, selon les informations relatives à la feuille de route industrielle. 51
• Capacité 3 nm mondiale : un autre rapport évoque l’ajout d’installations 3 nm à Taïwan, en Arizona et au Japon, en parallèle des conversions d’outils à Taïwan. 33

La contribution précise de chaque site aux objectifs globaux reste incertaine. La lecture la plus solide est donc la suivante : Taïwan demeure déterminant pour l’accélération immédiate, tandis que l’Arizona et le Japon étendent progressivement la base géographique de production.

L’IA justifie une enveloppe d’investissement de 60 à 64 milliards de dollars

TSMC a porté son programme de dépenses d’investissement pour 2026 à 60–64 milliards de dollars, en invoquant une demande structurelle pluriannuelle liée à l’IA et au calcul haute performance, souvent désigné par l’acronyme HPC (high-performance computing). L’entreprise a aussi indiqué accélérer son empreinte mondiale, avec des fabs de pointe et de packaging avancé à Taïwan, ainsi que des extensions en Arizona, au Japon et en Allemagne. 38

Cette enveloppe ne finance pas de simples mètres carrés d’usines. La production aux nœuds les plus avancés exige des équipements de lithographie, des outils de procédé, des matériaux validés, des rendements industriels élevés et des capacités d’assemblage capables de suivre la taille croissante des processeurs d’IA.

Le packaging CoWoS, l’autre goulot d’étranglement

Produire une puce logique de pointe ne suffit pas à livrer de nombreux accélérateurs d’IA. Ces composants doivent également être assemblés avec de la mémoire à haute bande passante via un packaging avancé. C’est pourquoi l’extension de CoWoS — Chip on Wafer on Substrate — est étroitement liée aux plans de capacité des fabs.

TrendForce indique que la capacité CoWoS pourrait environ doubler d’ici à 2028, là encore sur la base d’estimations issues de la chaîne d’approvisionnement plutôt que d’un objectif directement confirmé par TSMC. 17 De son côté, TSMC a indiqué prévoir une croissance annuelle composée supérieure à 80 % de sa capacité CoWoS entre 2022 et 2027. 45

L’Arizona devrait à terme participer à ce réseau industriel : selon un dirigeant de TSMC cité par Reuters, une usine de packaging de puces doit y ouvrir d’ici à 2029. 47

Après le 2 nm : A14 en 2028, A13 et A12 en 2029

La feuille de route technologique publique de TSMC va bien au-delà de la famille N2 :

• A14 : le procédé de classe 1,4 nm est prévu en production en 2028. 11
• A13 : ce nœud de classe 1,3 nm est attendu en 2029 ; il est présenté comme un dérivé d’A14 orienté vers des applications clientes. 10
• A12 : également visé pour 2029, A12 s’appuie sur la trajectoire A16 pour le HPC et l’IA, avec une alimentation électrique par l’arrière de la puce. 10
• N2U : une extension de la famille N2 est aussi planifiée pour 2028. 10

L’extension rapportée des capacités 2 nm et 3 nm ne serait donc pas une réponse ponctuelle au boom de l’IA : elle constituerait la base industrielle de la transition vers les générations de gravure inférieures à 2 nm.

ASML et le passage aux photomasques de 12 pouces

TSMC et ASML ont officiellement lancé une initiative industrielle visant à faire évoluer la lithographie EUV à grande ouverture numérique — High-NA EUV — des photomasques actuels de 6 pouces vers des photomasques de 12 pouces. Les partenaires visent une ligne pilote pour ces masques en 2031 et la maturité des systèmes de lithographie nécessaires à une production sur nœuds avancés en 2033. 2

La High-NA EUV peut d’abord être utilisée en production avec les masques actuels de 6 pouces. Le passage au grand format doit ensuite améliorer la productivité des usines, réduire les coûts de fabrication et lever certaines contraintes de raccordement des motifs. 2 TSMC prévoirait de recourir à la High-NA EUV en production de masse à partir de 2030, après les jalons annoncés pour A14, A13 et A12 : elle ne paraît donc pas indispensable au lancement initial de ces nœuds. 311

Ce qu’il faut retenir

TSMC investit simultanément dans les wafers de pointe et dans le packaging avancé afin de servir une demande durable en IA et en HPC. Le relèvement de ses dépenses d’investissement, son expansion en Arizona et sa feuille de route technologique de long terme sont des éléments annoncés ou publiquement rapportés. 384711

Les chiffres les plus spectaculaires — de 90 000 à 110 000 wafers mensuels pour le 2 nm et de plus de 180 000 à 210 000 pour le 3 nm — restent, eux, des informations de chaîne d’approvisionnement. Ils donnent une indication utile de l’échelle attendue d’ici à la mi-2027, mais ne doivent pas être assimilés à des prévisions officielles de TSMC sans confirmation directe du groupe. 1719