TSMC réorganise le packaging des puces IA face au goulet d’étranglement du CoWoS

Le problème est que la demande a progressé plus vite que les capacités industrielles. Le directeur général de TSMC, C.C. Wei, a reconnu que les capacités CoWoS étaient « extrêmement tendues » et déjà vendues jusqu’en 2026 . Nvidia absorberait à elle seule environ 60 % de la demande mondiale, en grande partie pour les puces de sa future architecture Rubin .

TSMC prévoit donc de faire passer sa capacité interne d’environ 35 000 plaquettes par mois fin 2024 à 120 000–130 000 fin 2026. Cette progression représente presque un quadruplement en deux ans . En incluant les capacités des sous-traitants, Bernstein estime que l’industrie pourrait atteindre environ 1,25 million de plaquettes CoWoS par an .

Une externalisation qui ne se limite plus aux étapes simples

Jusqu’à présent, TSMC confiait surtout à des entreprises dites OSAT — pour outsourced semiconductor assembly and test, c’est-à-dire des spécialistes de l’assemblage et du test externalisés — l’étape WoS, ou Wafer-on-Substrate. Cette phase intervient en aval et est généralement considérée comme moins complexe.

Le changement annoncé pour le second semestre 2026 est plus important : TSMC prévoit également d’externaliser l’étape CoW, ou Chip-on-Wafer, qui consiste notamment à fixer la puce à l’interposeur. ASE, SPIL et Amkor devraient participer à cette montée en puissance .

Les estimations disponibles font état de 240 000 à 270 000 plaquettes CoWoS par an transférées vers ces partenaires en 2026. Amkor pourrait en prendre en charge 180 000 à 190 000, SPIL 60 000 à 80 000, tandis qu’ASE viserait une capacité de 20 000 à 25 000 plaquettes par mois d’ici la fin de l’année . Dans un marché sous pression, ASE aurait par ailleurs relevé de 5 à 20 % ses tarifs de packaging avancé pour 2026 .

JPMorgan estime qu’à partir de 2026, environ 70 % des étapes de back-end du CoWoS-L — la variante haut de gamme utilisée notamment par Nvidia — pourraient être confiées à ASE et SPIL . La demande provient principalement de l’architecture Rubin de Nvidia et de la multiplication des circuits spécialisés, ou ASIC, conçus par les grands fournisseurs de services cloud .

Cette décision permet à TSMC de libérer rapidement des capacités sans attendre la construction et la qualification de nouvelles lignes. En contrepartie, une partie de la valeur du packaging est transférée aux OSAT. Le groupe semble toutefois privilégier la continuité des livraisons et la fidélité de ses clients plutôt que la conservation de chaque étape en interne.

TSMC prépare une réponse à l’EMIB d’Intel

La saturation du CoWoS ouvre une brèche pour Intel. Sa technologie EMIB-T — Embedded Multi-die Interconnect Bridge — utilise de petits ponts en silicium intégrés dans le substrat, uniquement aux endroits où les différentes puces doivent communiquer. Elle évite ainsi le recours à un grand interposeur couvrant toute la surface du boîtier, ce qui peut réduire la consommation de matériaux et simplifier l’assemblage .

L’EMIB-T aurait gagné en visibilité auprès des concepteurs de puces : Google aurait choisi cette technologie pour une future génération de TPU, tandis que le directeur financier d’Intel a déclaré que sa branche fonderie était « proche de la conclusion de contrats représentant plusieurs milliards de dollars par an » dans le seul domaine du packaging avancé . Les contraintes du CoWoS ont également conduit certains clients à étudier l’alternative d’Intel .

TSMC développerait en réaction une solution baptisée en interne « EMIB-like », ou « quasi-EMIB ». Le groupe travaillerait avec Kinsus, un fabricant taïwanais de substrats pour circuits intégrés, sur une architecture utilisant elle aussi des ponts localisés plutôt qu’un grand interposeur en silicium .

Le projet reste au stade du développement. Il ne s’agit donc pas encore d’un produit industriel comparable, en maturité, au CoWoS. Mais son existence montre que TSMC considère l’EMIB comme un concurrent sérieux et cherche à offrir une solution supplémentaire aux clients qui veulent éviter les limites actuelles de sa plateforme dominante .

TSMC conserve pour l’instant plusieurs atouts : une solution intégrée allant de la fabrication à l’assemblage, une expérience industrielle importante et des rendements supérieurs à 98 % sur le packaging CoWoS destiné aux accélérateurs IA. L’EMIB-T d’Intel aurait atteint 90 % lors de vérifications techniques, contre une référence d’environ 98 % pour la production de masse .

Des marges qui se rapprochent de 70 %

La stratégie de TSMC s’inscrit dans un contexte financier particulièrement favorable. Sa marge brute globale est passée de 66,2 % au premier trimestre 2026 à 67,7 % au deuxième, contre environ 53 à 54 % un an plus tôt . Sa marge opérationnelle atteignait 58,1 % au premier trimestre .

Pour le deuxième trimestre, TSMC avait prévu un chiffre d’affaires compris entre 39,0 et 40,2 milliards de dollars et une marge brute de 65,5 à 67,5 % . Le chiffre d’affaires effectivement publié s’est établi à 40,2 milliards de dollars, soit le haut de la fourchette annoncée . Pour le troisième trimestre, le groupe table sur 44,6 à 45,8 milliards de dollars, ce qui correspondrait à une hausse séquentielle d’environ 12 % et à une progression annuelle de 37 % au point médian .

Avant la publication des résultats, les analystes anticipaient environ 40 milliards de dollars de revenus au deuxième trimestre, soit une croissance annuelle proche de 32 %, et une hausse du bénéfice par action supérieure à 50 % . Certains estimaient alors que la marge brute pourrait approcher 70 %, portée par la demande soutenue pour les nœuds de gravure 3 et 5 nanomètres ainsi que par les produits IA . Les résultats du trimestre ont confirmé cette trajectoire.

Le packaging avancé représentait environ 8 % du chiffre d’affaires total de TSMC en 2025 et pourrait dépasser 10 % en 2026 . Bernstein a relevé son objectif de cours en invoquant « davantage de CoWoS, davantage de XPU et une croissance de 23 % des revenus en 2026 », le CoWoS devenant une source de revenus de plus en plus significative .

Le pari de TSMC : sacrifier une part de valeur pour préserver l’écosystème

Le choix de TSMC comporte une tension évidente. Externaliser les étapes de CoWoS permet de débloquer l’offre et de maintenir le rythme de production des puces IA, mais réduit aussi la part des revenus de packaging conservée directement par le fondeur.

Pour l’instant, le calcul semble favorable à TSMC. Les OSAT absorbent une partie de la pression opérationnelle, tandis que le groupe conserve son avantage dans la fabrication de pointe et son pouvoir de fixation des prix sur les nœuds 3 et 5 nanomètres. En parallèle, la future technologie inspirée de l’EMIB pourrait lui éviter de perdre des clients si les architectures à ponts localisés deviennent une alternative crédible au CoWoS.

L’enjeu de 2026 n’est donc pas seulement de produire davantage. Il s’agit aussi pour TSMC de contrôler la manière dont l’industrie des puces IA évolue : en augmentant rapidement ses volumes, en transformant ses partenaires OSAT en soupapes de capacité et en préparant déjà l’après-CoWoS.