TSMC A16 : le 1,6 nm veut résoudre le vrai problème des puces d’IA

Sur une puce classique, l’alimentation et les signaux se disputent un espace de câblage déjà très dense. La situation devient particulièrement critique avec les accélérateurs d’IA, qui concentrent énormément de transistors et nécessitent des réseaux électriques capables de fournir une puissance élevée.

En séparant davantage les chemins de puissance et de signal, le SPR doit réduire la congestion sur la face avant. Les concepteurs peuvent ainsi consacrer davantage de ressources aux interconnexions, améliorer l’alimentation des circuits les plus exigeants ou arbitrer entre vitesse, consommation et fonctionnalités supplémentaires.

Autrement dit, l’A16 n’est pas simplement une réduction de la taille des transistors. Il modifie aussi l’organisation électrique de la puce.

Quels gains face au N2P ?

Par rapport au N2P, une version améliorée de la génération 2 nm, les objectifs rapportés pour l’A16 sont les suivants :

• 8 à 10 % de vitesse en plus à consommation identique ;
• 15 à 20 % de consommation en moins à vitesse identique ;
• 8 à 10 % de densité de puce supplémentaire, en incluant la logique et la mémoire SRAM.

Ces chiffres décrivent les capacités annoncées de la plateforme technologique. Ils ne garantissent pas qu’une future puce fabriquée en A16 sera automatiquement 10 % plus rapide ou consommera 20 % de moins. Le résultat final dépendra notamment de l’architecture, des bibliothèques de conception, des règles de fabrication, de la tension, du refroidissement, du boîtier et de la charge de travail.

La hausse de densité ne signifie pas non plus que tous les processeurs finis seront exactement 8 à 10 % plus petits. Un fabricant pourra utiliser ce gain pour intégrer davantage de logique, agrandir les caches, ajouter des fonctions de connectivité ou réduire la surface totale de la puce.

Pourquoi l’A16 vise surtout l’IA et les centres de données

Les accélérateurs d’IA et les processeurs de calcul haute performance — ou HPC, pour high-performance computing — ne sont pas limités par le seul nombre de transistors. Ils doivent aussi gérer la distribution électrique, le déplacement massif de données et la dissipation thermique.

Une puce plus dense peut donc voir ses bénéfices théoriques réduits si ses câbles saturent, si son alimentation devient instable ou si son enveloppe thermique est déjà atteinte. Le SPR s’attaque précisément à cette contrainte de conception.

Pour un concepteur, les gains de l’A16 pourront être utilisés de plusieurs façons :

• augmenter les performances de calcul à puissance comparable ;
• réduire la consommation à performances constantes ;
• intégrer davantage de fonctions dans une surface similaire ;
• ou combiner ces avantages selon les priorités du produit.

Dans un centre de données, ces arbitrages sont décisifs : le coût d’une puce d’IA dépend aussi de l’électricité consommée, du refroidissement nécessaire et de la capacité à transférer les données à travers le boîtier.

Une étape entre N2P et A14

Dans la feuille de route de TSMC, l’A16 se situe entre les générations N2/N2P et le futur procédé A14, de classe 1,4 nm. La production en volume de l’A14 est prévue en 2028 selon les informations disponibles sur la feuille de route et les commentaires liés aux résultats du groupe.

L’A16 joue donc un rôle de transition stratégique. Il prolonge la plateforme nanosheet tout en introduisant plus tôt l’alimentation par l’arrière pour les clients dont les puces sont les plus gourmandes en énergie.

Le calendrier a toutefois fait l’objet de communications contradictoires. Certains articles publiés en 2026 évoquaient un possible report, tandis que des informations ultérieures et des documents techniques continuaient de viser le second semestre, voire le quatrième trimestre 2026. La conclusion la plus prudente est donc la suivante : le quatrième trimestre reste l’objectif rapporté, mais la disponibilité commerciale à grande échelle n’est pas encore une garantie.

TSMC face à Samsung et Intel : attention aux chiffres en nanomètres

Samsung Foundry aurait repoussé la production de masse de son procédé SF1.4, initialement visée en 2027, à 2029. Le groupe sud-coréen donne la priorité à l’amélioration de sa famille SF2, notamment à son rendement et à sa stabilité industrielle. Ce décalage laisserait à TSMC davantage de temps pour industrialiser l’A16 puis avancer vers l’A14.

Intel reste néanmoins un concurrent important dans les procédés avancés et l’alimentation par l’arrière, avec son procédé 18A et le futur 14A. Les appellations « 1,6 nm », « 1,4 nm » ou « 18A » ne sont toutefois pas directement comparables d’une fonderie à l’autre.

Le rendement de fabrication, les bibliothèques de conception, les outils logiciels, la qualification par les clients, le coût, le packaging et les performances réellement obtenues au niveau du système comptent davantage que le chiffre affiché dans le nom du procédé. Le calendrier de l’A16 renforce la position concurrentielle de TSMC, mais il ne suffit pas à démontrer que l’entreprise est supérieure à Intel sur tous les critères techniques ou commerciaux.

Le véritable test sera la capacité des clients à transformer les promesses de l’A16 en produits fabriqués avec un bon rendement et en volumes suffisants.

Une enveloppe de 29,4 milliards de dollars, mais pas uniquement pour l’A16

Le contexte industriel comprend aussi un vaste effort d’investissement. Le conseil d’administration de TSMC aurait approuvé un budget d’environ 29,4425 milliards de dollars pour accroître les capacités liées aux procédés avancés et au packaging, moderniser des procédés matures et spécialisés et construire de nouvelles installations.

Par ailleurs, le groupe aurait relevé son budget global d’investissement pour 2026 à 60–64 milliards de dollars, afin de poursuivre ses dépenses dans les procédés de pointe et le packaging avancé.

Ces montants ne doivent pas être interprétés comme le coût de l’A16 à lui seul. Ils correspondent à des programmes d’infrastructures et de capacité couvrant plusieurs générations de procédés et plusieurs technologies d’assemblage.

Le packaging CoWoS pourrait être le véritable goulot d’étranglement

Même une puce produite avec un procédé de pointe ne peut pas être livrée seule. Les accélérateurs d’IA doivent être associés à de la mémoire à haute bande passante, à des substrats, à des interposeurs, puis assemblés et testés.

Le packaging avancé CoWoS — pour Chip on Wafer on Substrate — est devenu essentiel pour réunir les processeurs et les mémoires HBM dans un même ensemble. Or sa capacité chez TSMC serait restée entièrement réservée sous l’effet de la demande liée à l’IA.

Des informations industrielles indiquent qu’une partie de travaux de packaging en aval pour des clients communs aurait été transférée vers les installations d’Intel en Malaisie. Il s’agirait d’une réponse limitée à la pression sur les capacités, et non de la preuve que TSMC aurait transféré à Intel la propriété ou la maîtrise générale de sa technologie CoWoS.

Cette situation rappelle une réalité souvent oubliée dans la course aux nœuds de gravure : une puce peut sortir d’une usine de wafers avancée et rester bloquée faute de packaging, de mémoire HBM, de substrats ou de capacités de test. TSMC développerait également une solution de packaging inspirée de l’EMIB d’Intel pour répondre à cette même tension.

Vers une « coopétition » dans l’industrie des semi-conducteurs

L’histoire de l’A16 illustre une transformation plus large du secteur. Les systèmes d’IA reposent désormais sur un réseau coordonné de fondeurs, de fournisseurs de mémoire, de fabricants de substrats, de spécialistes du packaging et de sites de production répartis dans plusieurs régions.

Cette organisation laisse davantage de place à la spécialisation, mais aussi à la coopération ponctuelle entre concurrents. TSMC reste un acteur central pour la logique de pointe et le CoWoS. Intel peut rivaliser sur les procédés et proposer des capacités de packaging alternatives. La Malaisie et d’autres territoires peuvent contribuer à certaines étapes de l’assemblage et de la production en aval.

Pour les clients de l’A16, la question essentielle n’est donc plus seulement de savoir quelle fonderie annonce le plus petit nœud. Il faut aussi vérifier si elle peut fournir des wafers qualifiés, des outils de conception fiables, un rendement industriel suffisant et assez de packaging avancé pour expédier des systèmes d’IA complets à grande échelle.