Samsung accélère la course à l’IA avec l’expédition surprise de sa mémoire HBM4E

Sous le capot de la HBM4E : que change vraiment cette nouvelle génération ?

La HBM4E à 12 couches ne se contente pas de succéder à son aînée ; elle opère un véritable saut générationnel. Samsung confirme une vitesse de transfert par broche (pin) de 14 gigabits par seconde (Gbit/s), avec une montée en charge possible jusqu’à 16 Gbit/s pour absorber les pics de calcul . En pratique, cela se traduit par un gain de performance de plus de 20 % par rapport à la HBM4 du même fabricant .

La bande passante mémoire atteint jusqu'à 3,6 téraoctets par seconde (To/s) par pile, et les conceptions les plus ambitieuses visent les 4,0 To/s . Chaque pile offre une capacité de 36 Go. Cette prouesse repose sur l'empilement de matrices de DRAM de 24 Gbit, gravées via le procédé avancé 1c de Samsung, le tout orchestré par une puce logique (la « base die ») produite par sa fonderie interne en technologie 4 nanomètres . Au-delà de la vitesse brute, l'entreprise coréenne annonce des améliorations notables en matière d'efficacité énergétique et de performance thermique .

HBM4E vs HBM4 : une comparaison générationnelle

Pour prendre la mesure de l’avancée, il suffit de rappeler les chiffres de la génération précédente. La HBM4 offrait un débit de 11,7 Gbit/s par broche (montant jusqu'à 13 Gbit/s), dépassant de 46 % la norme industrielle JEDEC de 8 Gbit/s . Sa bande passante culminait à 3,3 To/s, soit environ 2,7 fois celle de la HBM3E . La HBM4E, elle, repousse ces limites avec une vitesse de 14 à 16 Gbit/s et une bande passante de base de 3,6 To/s .

Un calendrier sous pression : quand la nécessité fait loi

La feuille de route publique de Samsung prévoyait un échantillonnage au second semestre 2026 . Mais dès avril 2026, des rumeurs industrielles faisaient état d'une accélération interne : Samsung aurait produit un premier échantillon en mai, précipitant les validations techniques pour une livraison rapide aux clients . La livraison du 29 mai est venue confirmer cette fuite en avant .

Dès janvier 2026, lors d’une conférence téléphonique, la direction avait évoqué la mi-2026 pour les produits standards, repoussant les dérivés personnalisés (« custom HBM ») à la deuxième moitié de l’année . La réalité de mai a battu même ce calendrier optimiste. Pourquoi une telle urgence ? La réponse est à chercher du côté des géants du cloud, comme Google, dont les rumeurs de presse affirment qu’ils souhaitent ignorer la HBM4 pour équiper leurs prochains processeurs TPU directement avec de la HBM4E, une pression énorme pour les deux géants coréens .

Une gamme pour tous les besoins : 8, 12 et bientôt 16 couches

Samsung ne joue pas une seule carte. Sa feuille de route couvre trois configurations – 8, 12 et 16 couches – pour s’adapter à la diversité des charges de travail IA, des prix et des segments de marché .

L’ambition à 16 couches : Une variante à 16 couches est en développement, visant jusqu’à 48 Go par pile. Pour y parvenir, Samsung mise tout sur la technologie de liaison cuivre hybride (ou « Hybrid Copper Bonding », HCB). Il s'agit d'une méthode de connexion direct cuivre-sur-cuivre qui élimine les micro-bosses traditionnelles. Cet exploit de miniaturisation permet de réduire la résistance thermique de plus de 20 % par rapport au thermocompression bonding (TCB) traditionnel .

L’alternative à 8 couches : Une version à 8 couches est également prévue. Elle servira de point d'entrée plus économique, avec une capacité moindre, pour des applications moins extrêmes .

Samsung contre SK Hynix : anatomie d’une rivalité technologique

L’envoi de cette HBM4E est le dernier épisode d’une saga industrielle où deux entreprises sud-coréennes, qui contrôlent à elles seules près de 90 % de la production mondiale de mémoire HBM, se disputent le marché le plus lucratif du semi-conducteur .

Le coup d'avance de la HBM4

Rappelons que Samsung a été le premier à industrialiser la sixième génération (HBM4) en février 2026, prenant de vitesse SK Hynix pour livrer des puces à des clients comme Nvidia et sa plateforme d’IA « Vera Rubin » . Samsung avait alors fait un choix technologique agressif : utiliser immédiatement la finesse de gravure 1c pour sa DRAM, quand ses rivaux, SK Hynix et Micron, restaient prudemment sur le nœud 1b, plus mature . De surcroît, Samsung produit en interne la puce logique de sa HBM, là où SK Hynix doit s’en remettre au géant taïwanais TSMC .

Le talon d’Achille : les rendements de production

Cette stratégie du « circuit le plus avancé d’abord » a un coût. En avril 2026, les rendements de production (le ratio de puces fonctionnelles sur une plaque de silicium) de la DRAM 1c destinée à la HBM4 étaient encore inférieurs à 60 % . L'assemblage final de la mémoire peut encore faire chuter ce chiffre . Samsung affirme viser des rendements quasi parfaits au second semestre, mais en attendant, sa capacité d’approvisionnement reste contrainte. SK Hynix, de son côté, bénéficie de rendements bien meilleurs sur ses puces HBM3E, grâce à l’utilisation de son procédé d'assemblage éprouvé, le MR-MUF, et d’une technologie de DRAM 1b rôdée de longue date .

Une divergence technologique fondamentale

Derrière les annonces, deux paris industriels radicalement différents se dessinent.

D’un côté, Samsung fait le pari du « Hybrid Copper Bonding » (HCB) pour sa HBM4E à 16 couches et au-delà. Cette technique ouvre la voie à des empilements plus fins et à une meilleure dissipation thermique, mais sa complexité de fabrication est inédite . De l’autre, SK Hynix continue de perfectionner son procédé « Advanced MR-MUF », une valeur sûre qui a prouvé sa stabilité pour les empilements à 12 couches . La question n'est plus seulement de savoir « qui a la puce la plus rapide », mais bien « qui parviendra à industrialiser en masse et à moindre coût les empilements de 16 couches et plus ». Le gagnant de cette bataille technologique tiendra la clé du marché de la mémoire pour l'intelligence artificielle de la prochaine décennie.