AMD MI455X et Helios : les dessous du GPU à 432 Go de HBM4 et du rack IA à 72 puces

Les annonces d’AMD à Hot Chips 2026 présentent la famille Instinct MI400 comme bien davantage qu’une nouvelle génération d’accélérateurs. Son modèle phare, le MI455X, constitue le bloc de calcul du système Helios : un rack qui réunit GPU, processeurs hôtes, interconnexion réseau et environnement logiciel ROCm autour de standards d’infrastructure ouverts. 2310

Le chiffre le plus important n’est peut-être pas sa puissance de calcul théorique, mais sa mémoire : chaque MI455X embarque 432 Go de HBM4. Dans une configuration Helios complète de 72 GPU, la capacité cumulée atteint 31 To. 2310

MI455X : une architecture chiplet conçue pour la pression mémoire de l’IA

Le MI455X inaugure l’architecture AMD CDNA 5. Son complexe de calcul regroupe huit Accelerator Complex Dies (XCD) fabriqués par TSMC avec le procédé N2. Les dies dédiés à l’interconnexion, au cache et aux entrées-sorties utilisent, eux, le procédé N3P. L’ensemble est associé à douze piles de HBM4 dans un boîtier TSMC CoWoS-L. 1721

Cette organisation permet de réserver le procédé de fabrication le plus avancé aux dies de calcul, tout en séparant les fonctions de cache, de connectivité et d’E/S dans d’autres chiplets. Le MI455X n’est donc pas un GPU monolithique simplement agrandi : c’est un système multi-dies pensé pour combiner bande passante, rendement de fabrication et communication à l’échelle du rack.

Cœurs, WGP et modèle d’exécution

AMD annonce 256 Work Group Processors (WGP) et 192 Mo de cache L2 global pour le MI455X. CDNA 5 ajoute également la prise en charge native de l’exécution Wave32 dans les unités matricielles, ainsi que des formats de précision réduite utilisés par les charges modernes d’entraînement et d’inférence. 320

Les informations disponibles sur la présentation Hot Chips évoquent aussi un chemin à latence réduite pour certaines fonctions transcendantes, comme les exponentielles et les logarithmes. Ces opérations interviennent notamment dans l’attention, la normalisation et les fonctions d’activation des réseaux neuronaux. Les sources accessibles ne donnent toutefois aucune réduction de latence chiffrée : il ne faut donc pas présenter cette caractéristique comme une performance mesurée.

MI455X : les principales caractéristiques

• Architecture de calcul : AMD CDNA 5
• Chiplets de calcul : huit XCD en TSMC N2 17
• Interconnexion, cache et E/S : chiplets en N3P 17
• Boîtier : TSMC CoWoS-L 21
• Work Group Processors : 256 3
• Cache L2 global : 192 Mo 3
• Mémoire HBM4 : 12 piles, pour 432 Go au total 317
• Bande passante mémoire maximale : 23,3 To/s 23
• Performance maximale OCP MXFP4 : 40,26 PFLOPS, soit environ 40,3 PFLOPS selon la fiche AMD 319
• Performance maximale MXFP6 : 20,13 PFLOPS 319
• Performance maximale MXFP8 : 20,13 PFLOPS 319

Il s’agit de valeurs théoriques maximales, et non d’un débit garanti dans les applications. Les résultats réels varient selon la précision utilisée, la parcimonie, l’architecture du modèle, les accès mémoire, l’optimisation logicielle et la capacité de la charge à exploiter simultanément toutes les ressources de calcul.

Pourquoi les 432 Go de HBM4 sont déterminants

La capacité mémoire du MI455X pourrait avoir davantage d’impact en pratique que son chiffre de calcul maximal. Ses douze piles de HBM4 fournissent 432 Go par accélérateur, avec jusqu’à 23,3 To/s de bande passante. 23

Cette réserve permet de conserver davantage de paramètres, d’activations et d’états d’inférence sur un même GPU. Elle est particulièrement intéressante pour le cache clé-valeur, ou KV cache, qui augmente avec la longueur du contexte et le nombre de requêtes traitées simultanément.

L’objectif est donc de limiter les transferts entre accélérateurs et de réduire, dans certains scénarios, la nécessité de répartir immédiatement un modèle sur un grand nombre de GPU. Cela ne garantit pas à lui seul de meilleures performances : la topologie du réseau, les kernels, les bibliothèques et le logiciel d’orchestration restent essentiels.

CDNA 5 prend en charge un large éventail de formats, dont OCP MXFP4, MXFP6, MXFP8, OCP FP8, BF16, FP16, TF32, FP32 et FP64. Les formats basse précision ciblent surtout l’entraînement et l’inférence IA, tandis que la prise en charge de formats plus larges maintient l’intérêt de l’architecture pour le calcul haute performance et les charges mixtes. 1820

Helios transforme le GPU en système à l’échelle du rack

Helios répartit les accélérateurs dans 18 tiroirs compatibles avec l’approche Open Rack Wide, chaque tiroir accueillant quatre MI455X. Le rack complet totalise donc 72 GPU. AMD annonce les maxima suivants :

• 2,9 exaflops de calcul FP4
• 1,4 exaflops de calcul FP8
• 31 To de capacité HBM4 cumulée
• 1,7 Po/s de bande passante HBM cumulée
• 260 To/s de bande passante scale-up entre les accélérateurs
• 43 To/s de bande passante scale-out vers les autres systèmes 21051

L’intérêt du rack ne réside pas uniquement dans la multiplication des caractéristiques de 72 GPU. Helios est conçu comme un seul domaine scale-up : les communications entre accélérateurs deviennent un élément central de l’architecture, plutôt qu’une fonction laissée à des serveurs séparés.

AMD utilise UALink sur Ethernet pour les communications scale-up et un réseau fondé sur Ethernet pour le scale-out. 1012

Processeurs hôtes, tiroirs et réseau

Chaque tiroir de quatre GPU est associé à un processeur hôte AMD EPYC « Venice ». Les informations techniques consacrées à l’architecture Hot Chips identifient la plateforme comme un EPYC 9006 sur socket SP7, tandis qu’AMD décrit Helios comme une combinaison de processeurs EPYC 9006 de sixième génération, de GPU MI455X et de composants réseau Pensando. 71014

Les cartes réseau Pensando Vulcano AI NIC fournissent une connectivité Ethernet de 800 Gb/s pour le trafic scale-out. Dans sa documentation, AMD annonce jusqu’à 2,4 Tb/s de bande passante scale-out par GPU pour cette conception à base de Vulcano. 47

La répartition des rôles est claire :

• le MI455X assure les calculs matriciels et vectoriels ;
• l’EPYC prend en charge les tâches hôtes et le plan de contrôle ;
• le réseau Pensando transporte les données à l’intérieur du rack et vers les autres racks.

Helios est donc un système co-conçu, et non un simple assemblage de cartes accélératrices identiques.

Open Rack Wide et ROCm : le pari d’une infrastructure plus ouverte

AMD aligne Helios sur l’approche Open Rack Wide de Meta et sur les standards de racks de l’Open Compute Project (OCP). L’entreprise mise également sur UALink et les réseaux Ethernet, plutôt que sur un rack entièrement propriétaire et fermé. 4749

Dans la présentation d’AMD, la plateforme comprend :

• Instinct MI455X : accélération matricielle et vectorielle ;
• EPYC Venice : calcul hôte et plan de contrôle ;
• Pensando Vulcano : connectivité scale-out ;
• UALink sur Ethernet : interconnexion scale-up ;
• ROCm : environnement logiciel destiné à proposer une alternative aux infrastructures dépendantes de CUDA. 1018

ROCm ne supprime pas automatiquement le travail nécessaire pour migrer un logiciel d’une plateforme GPU à une autre. La compatibilité des kernels, des bibliothèques, des compilateurs, des frameworks de modèles et des outils de production reste déterminante.

L’enjeu stratégique est ailleurs : AMD cherche à fournir l’ensemble de la base matérielle et logicielle nécessaire au déploiement d’un grand cluster IA, au lieu de se limiter à la comparaison des fiches techniques des accélérateurs.

Déploiement au second semestre 2026 : une échéance, pas une preuve de disponibilité générale

AMD a indiqué que Helios entrait en production, avec des déploiements prévus à partir du second semestre 2026. 449 Cette déclaration décrit le calendrier de production et de déploiement annoncé par AMD ; elle ne signifie pas que la plateforme est déjà largement installée ni que toutes les configurations annoncées sont disponibles en volume.

Microsoft a de son côté annoncé son intention de déployer Helios sur Azure pour l’inférence de modèles de pointe. Il s’agit d’un débouché cloud identifié, mais un projet de déploiement ne constitue pas encore une mesure indépendante des performances en production. 5456

Versal Premium Gen 2 : AMD élargit son approche au-delà des GPU de datacenter

La présence d’AMD à Hot Chips concernait aussi les SoC adaptatifs Versal Premium Gen 2, qui répondent à une autre catégorie de besoins. Ces composants ciblent des applications sensibles à la latence et aux flux de données, comme l’IA physique, les réseaux, l’instrumentation et la mesure, la vidéo professionnelle, l’aérospatiale et la défense, ainsi que d’autres systèmes critiques. 313638

Les versions Memory-on-Package intègrent jusqu’à 32 Go de LPDDR5X directement dans le boîtier. AMD annonce jusqu’à 288 Go/s de bande passante projetée et affirme que cette approche peut réduire jusqu’à 60 % la surface occupée sur la carte par rapport à une conception utilisant une mémoire externe. 3641

Pour la famille Versal Premium Gen 2, les spécifications officielles mentionnent des interfaces PCIe Gen6 et CXL 3.1, ainsi que la prise en charge des mémoires LPDDR5X et DDR5. 374042

Certaines présentations et analyses de Hot Chips évoquent des émetteurs-récepteurs compatibles PCIe Gen7 et des fonctions de cryptographie post-quantique dans le contexte plus large de la plateforme. Les documents produits faisant autorité fournis ici confirment toutefois PCIe Gen6, CXL 3.1 et des fonctions de sécurité telles que PCIe Integrity and Data Encryption. Ils ne permettent pas d’établir que le PCIe Gen7 ou une cryptographie post-quantique durcie constituent des spécifications confirmées pour chaque modèle Memory-on-Package. 373940

L’essentiel à retenir

Les chiffres du MI455X — 432 Go de HBM4, 23,3 To/s de bande passante et 40,26 PFLOPS en MXFP4 — prennent tout leur sens dans le cadre du système Helios. AMD place 72 de ces accélérateurs dans un même rack, pour atteindre 31 To de HBM4, une puissance basse précision de niveau exaflops, des liaisons scale-up à très haut débit, des processeurs EPYC hôtes et un réseau Pensando.

Le pari d’AMD est donc autant architectural que numérique : faire fonctionner ensemble le GPU, la mémoire, l’interconnexion, le processeur hôte, les cartes réseau, le rack et le logiciel dans une plateforme fondée sur des standards ouverts.

La question décisive restera celle des charges réelles. Les performances en production dépendront de la maturité de ROCm, de l’optimisation des modèles, de l’approvisionnement, de la disponibilité des racks et de leur déploiement à grande échelle — pas des seules valeurs maximales annoncées.