bLLC signifie Big Last-Level Cache. Les fuites s'accordent à décrire cette technologie comme la réponse directe d'Intel à l'AMD 3D V-Cache / X3D, visant à offrir un gain significatif de cache L3 pour les jeux et les applications sensibles à la mémoire . La capacité du cache varie selon le niveau de gamme :
Le placement du bLLC sur le ringbus au sein de chaque tuile de calcul est également un détail architectural notable . Les performances revendiquées par Intel face aux processeurs X3D d'AMD restent à vérifier par des tests indépendants .
Le SKU le plus haut de gamme de Nova Lake-S adopterait une conception à deux tuiles de calcul avec un total de 52 cœurs et 52 threads (le Hyper-Threading serait abandonné pour cette génération) . Les fuites s'accordent sur cette configuration :
Une variante précédemment évoquée à 42 cœurs aurait été révisée à 44 cœurs . La nouvelle configuration serait de 16 P-cores, 24 E-cores et 4 LP-E cores . Ce changement libérerait une tuile de calcul entièrement activée qui pourrait être réutilisée pour d'autres SKUs .
En dessous du flagship, on trouverait des SKUs à une seule tuile de calcul. Une configuration très souvent citée est un modèle 28 cœurs, décrit comme 8 P-cores + 16 E-cores + 4 LP-E cores . Ces modèles porteraient le badge Core Ultra 7 et offriraient 144 Mo de bLLC . Une autre configuration, probablement 24 cœurs (4P+16E+4LPE), a également été mentionnée .
Les détails pour les Core Ultra 5 et Core Ultra 3 d'entrée de gamme sont moins concrets, mais les fuites suggèrent des configurations comme 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE et 4P+4E+4LPE . La plupart de ces modèles seraient à tuile unique et sans bLLC . La consommation électrique de ces SKUs d'entrée de gamme serait inférieure à 125 W .
Les fuites indiquent que la gestion de la puissance et de la chaleur est un défi majeur pour le flagship à 52 cœurs . Lors du Computex 2026, des rumeurs industrielles suggéraient que la puce bénéficierait de capacités d'overclocking multi-cœurs, nécessitant une marge thermique importante . Les TDP spécifiques ne sont pas confirmés par Intel .
La famille Nova Lake-S est attendue de l'entrée de gamme jusqu'au flagship, segmentée par le nombre de tuiles de calcul, la taille du cache bLLC et le nombre de cœurs :
| Segment | Configuration fuite | Cache bLLC | Notes |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 cœurs) | 288 Mo | Deux tuiles, flagship |
| Core Ultra 7 | 8P + 16E + 4LPE (28 cœurs) | 144 Mo | Une tuile, haut de gamme |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 cœurs) | Incertain / Aucun | Milieu de gamme, probablement sans bLLC |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 cœurs) | Aucun | Entrée de gamme, faible consommation |
Le silicium de calcul du flagship serait gravé sur le nœud N2P de TSMC .
Toutes les fuites sérieuses pointent vers un nouveau socket LGA 1954 pour Nova Lake-S, remplaçant le LGA 1851 utilisé par Arrow Lake-S . Les cartes mères actuelles ne seront donc pas compatibles .
La plateforme devrait être lancée avec les chipsets série 900 d'Intel . Les rumeurs enthousiastes mentionnent spécifiquement des cartes Z990 et Z970, ainsi qu'un chipset grand public B960 .
Nova Lake-S devrait supporter nativement la DDR5-8000 . Cela représente une augmentation de 25 % par rapport au support natif DDR5-6400 d'Arrow Lake-S . Les modules mémoire pourraient utiliser les standards CUDIMM et CQDIMM pour atteindre ces fréquences élevées .
La fenêtre de lancement de Nova Lake-S a été une cible mouvante, passant de fin 2026 à début 2027, selon de multiples fuites :
Lecture actuelle : Le consensus le plus récent parmi les fuites pointe vers un lancement au T1 2027 lors du CES 2027, avec une disponibilité commerciale peu après . Intel n'a officiellement confirmé aucune date .
bLLC signifie Big Last-Level Cache. Les fuites s'accordent à décrire cette technologie comme la réponse directe d'Intel à l'AMD 3D V-Cache / X3D, visant à offrir un gain significatif de cache L3 pour les jeux et les applications sensibles à la mémoire . La capacité du cache varie selon le niveau de gamme :
Le placement du bLLC sur le ringbus au sein de chaque tuile de calcul est également un détail architectural notable . Les performances revendiquées par Intel face aux processeurs X3D d'AMD restent à vérifier par des tests indépendants .
Le SKU le plus haut de gamme de Nova Lake-S adopterait une conception à deux tuiles de calcul avec un total de 52 cœurs et 52 threads (le Hyper-Threading serait abandonné pour cette génération) . Les fuites s'accordent sur cette configuration :
Une variante précédemment évoquée à 42 cœurs aurait été révisée à 44 cœurs . La nouvelle configuration serait de 16 P-cores, 24 E-cores et 4 LP-E cores . Ce changement libérerait une tuile de calcul entièrement activée qui pourrait être réutilisée pour d'autres SKUs .
En dessous du flagship, on trouverait des SKUs à une seule tuile de calcul. Une configuration très souvent citée est un modèle 28 cœurs, décrit comme 8 P-cores + 16 E-cores + 4 LP-E cores . Ces modèles porteraient le badge Core Ultra 7 et offriraient 144 Mo de bLLC . Une autre configuration, probablement 24 cœurs (4P+16E+4LPE), a également été mentionnée .
Les détails pour les Core Ultra 5 et Core Ultra 3 d'entrée de gamme sont moins concrets, mais les fuites suggèrent des configurations comme 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE et 4P+4E+4LPE . La plupart de ces modèles seraient à tuile unique et sans bLLC . La consommation électrique de ces SKUs d'entrée de gamme serait inférieure à 125 W .
Les fuites indiquent que la gestion de la puissance et de la chaleur est un défi majeur pour le flagship à 52 cœurs . Lors du Computex 2026, des rumeurs industrielles suggéraient que la puce bénéficierait de capacités d'overclocking multi-cœurs, nécessitant une marge thermique importante . Les TDP spécifiques ne sont pas confirmés par Intel .
La famille Nova Lake-S est attendue de l'entrée de gamme jusqu'au flagship, segmentée par le nombre de tuiles de calcul, la taille du cache bLLC et le nombre de cœurs :
| Segment | Configuration fuite | Cache bLLC | Notes |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 cœurs) | 288 Mo | Deux tuiles, flagship |
| Core Ultra 7 | 8P + 16E + 4LPE (28 cœurs) | 144 Mo | Une tuile, haut de gamme |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 cœurs) | Incertain / Aucun | Milieu de gamme, probablement sans bLLC |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 cœurs) | Aucun | Entrée de gamme, faible consommation |
Le silicium de calcul du flagship serait gravé sur le nœud N2P de TSMC .
Toutes les fuites sérieuses pointent vers un nouveau socket LGA 1954 pour Nova Lake-S, remplaçant le LGA 1851 utilisé par Arrow Lake-S . Les cartes mères actuelles ne seront donc pas compatibles .
La plateforme devrait être lancée avec les chipsets série 900 d'Intel . Les rumeurs enthousiastes mentionnent spécifiquement des cartes Z990 et Z970, ainsi qu'un chipset grand public B960 .
Nova Lake-S devrait supporter nativement la DDR5-8000 . Cela représente une augmentation de 25 % par rapport au support natif DDR5-6400 d'Arrow Lake-S . Les modules mémoire pourraient utiliser les standards CUDIMM et CQDIMM pour atteindre ces fréquences élevées .
La fenêtre de lancement de Nova Lake-S a été une cible mouvante, passant de fin 2026 à début 2027, selon de multiples fuites :
Lecture actuelle : Le consensus le plus récent parmi les fuites pointe vers un lancement au T1 2027 lors du CES 2027, avec une disponibilité commerciale peu après . Intel n'a officiellement confirmé aucune date .