Le Rubin standard utilise 2 dies de calcul plus 8 modules HBM4 . Le Rubin Ultra était essentiellement deux puces Rubin fusionnées dans un seul boîtier – 4 dies plus 16 HBM4E . La version réduite revient à la même configuration 2 dies + 8 HBM que le Rubin de base .

Mise en garde importante : Nvidia n'a pas publié de déclaration officielle confirmant l'annulation, et certains acteurs du marché ont fait valoir le 30 juin que SemiAnalysis se contentait peut-être de ressortir des rumeurs de la chaîne d'approvisionnement datant d'avril 2026 plutôt que de rapporter des informations nouvelles . Les médias taïwanais Ctee et Commercial Times avaient déjà rapporté la révision du design début avril 2026 .

Pourquoi TSMC n'a pas pu construire le design original

La cause profonde de l'annulation réside dans la complexité de l'emballage avancé chez TSMC :

• Le boîtier original à 4 dies était décrit comme 7,5 à 8 fois la limite du réticule de la lithographie standard, créant des défis de rendement et de fabrication sévères .
• Le processus d'emballage CoWoS-L de TSMC ne pouvait pas gérer économiquement une interconnexion multi-dies aussi massive et monolithique .
• Dans une configuration à 4 puces (2+2), le substrat du boîtier subissait un gauchissement – une courbure multidirectionnelle empêchant les puces de calcul d'établir un contact complet avec le substrat, entraînant des échecs de transmission du signal .
• SemiAnalysis a cité des « préoccupations d'exécution en fabrication » – fondamentalement, le design était trop ambitieux pour les capacités existantes du nœud 3 nm et du CoWoS-L .

Les estimations de l'industrie (provenant d'un post LinkedIn d'un analyste) suggèrent que l'approche à 4 dies souffrait d'un rendement d'environ 60 % au niveau du boîtier ; le passage à 2 dies devrait porter les rendements à environ 85 % et réduire les coûts par carte d'environ 30 % .

TSMC explore une nouvelle approche d'emballage appelée CoPoS (Chip-on-Panel-on-Substrate) qui remplace l'interposeur en silicium d'environ 300 mm par des panneaux carrés/rectangulaires plus grands. Les spécifications initiales prévoient des panneaux d'environ 310×310 mm, avec une évolutivité future à 515×510 mm voire 750×620 mm . Cependant, la CoPoS ne devrait pas atteindre la production de masse avant fin 2028 ou début 2029 – trop tard pour la fenêtre de lancement du Rubin Ultra en 2027 .

Comparaison entre la version réduite à deux puces et l'originale

Les différences de performance et de mémoire entre le design original et révisé sont présentées dans le tableau ci-dessous :

Certaines sources de l'industrie taïwanaise (TrendForce / Commercial Times) rapportaient dès avril 2026 que la planification de la chaîne d'approvisionnement avait toujours été pour un design à 2 dies, suggérant que le plan à 4 dies pourrait avoir été une pré-annonce ambitieuse qui n'a jamais atteint la faisabilité de production . Nvidia prévoirait d'atteindre le débit original du 4 dies au niveau de la carte/système plutôt qu'au niveau du boîtier – en utilisant une configuration 2+2 où deux boîtiers séparés à 2 dies sont montés ensemble sur la même carte serveur .

Pressions concurrentielles : hyperscalers, ASICs et le fossé CUDA

SemiAnalysis a mis en lumière trois couches d'érosion concurrentielle dans le même rapport du 30 juin :

• Puces internes des hyperscalers : Les programmes TPU de Google, Trainium d'Amazon et Maia de Microsoft gagnent tous des parts de déploiement au sein de leurs propres clouds, remplaçant directement les GPU Nvidia pour les plus gros workloads d'IA internes .
• La croissance des ASIC sur mesure dépasse celle des GPU commerciaux : Les données de TrendForce citées par SemiAnalysis montrent une croissance des expéditions d'ASIC IA sur mesure de 44,6 % en 2026 contre 16,1 % pour les GPU commerciaux – la première année où la croissance des ASIC dépasse celle des GPU . Les ASIC détiennent un avantage de coût total de possession (TCO) de 40 à 65 % dans les déploiements d'inférence pluriannuels .
• Le fossé CUDA s'érode : SemiAnalysis a déclaré que la barrière de l'écosystème CUDA de Nvidia fait face à une érosion lente mais régulière alors que les hyperscalers optimisent leurs propres piles logicielles et que les frameworks indépendants du matériel (ex. Triton, ONNX Runtime, OpenXLA) réduisent les coûts de migration loin de CUDA .
• Les entreprises de puces IA indépendantes comme Groq, Cerebras et Etched sont également en compétition sur le marché de l'inférence des centres de données, offrant des ASIC spécialisés qui défient l'économie de l'inférence de Nvidia .

Implications plus larges pour l'activité centre de données de Nvidia

L'histoire de l'annulation n'est que la moitié de ce que SemiAnalysis a publié le 30 juin. Le cabinet a également projeté que le chiffre d'affaires de l'informatique pour centres de données de Nvidia au second semestre 2026 pourrait être 20 % supérieur au consensus de Wall Street – principalement parce que le goulot d'étranglement de l'approvisionnement en HBM4 a été résolu . Cela crée ce que le cabinet a appelé une dynamique « glace et feu » : des revenus à court terme solides parallèlement à une feuille de route phare affaiblie.

Implications clés :

• Réinitialisation de la stratégie d'emballage : L'annulation du Rubin Ultra signale que la mise à l'échelle multi-dies monolithique au-delà de 2 chips de la taille d'un réticule dans un seul boîtier CoWoS reste inaccessible avec la technologie actuelle de TSMC . Cela renforce la nécessité pour Nvidia de poursuivre une désagrégation au niveau de la carte pour les générations futures.
• Fenêtre concurrentielle pour AMD et les hyperscalers : Avec le Rubin Ultra haut de gamme offrant environ la moitié de ses performances promises, la série Instinct MI500 d'AMD et les ASIC des hyperscalers gagnent une position concurrentielle plus forte dans le haut de gamme .
• Risque structurel de part de marché : Selon SemiAnalysis, la part de marché de Nvidia est érodée par Trainium, TPU et d'autres, et la refonte du Rubin Ultra accélère ce risque en reportant le prochain grand saut architectural de Nvidia .

Conclusion

Le rapport de SemiAnalysis du 30 juin 2026 a dressé un tableau complexe : Nvidia fait face à de réelles contraintes de fabrication qui ont forcé une refonte de son produit phare, mais l'entreprise bénéficie également d'une forte dynamique de revenus à court terme. Les menaces concurrentielles du silicium sur mesure des hyperscalers et des logiciels agnostiques sont réelles et mesurables, mais la position dominante de Nvidia sur le marché signifie que ces risques se jouent sur des années, et non sur des trimestres. Que l'annulation du Rubin Ultra soit un faux pas ponctuel en matière d'emballage ou le début d'un changement concurrentiel structurel dépendra de la capacité de la prochaine génération d'emballage CoPoS de TSMC à offrir la mise à l'échelle multi-dies que le CoWoS-L n'a pas pu réaliser.

Le Rubin standard utilise 2 dies de calcul plus 8 modules HBM4 . Le Rubin Ultra était essentiellement deux puces Rubin fusionnées dans un seul boîtier – 4 dies plus 16 HBM4E . La version réduite revient à la même configuration 2 dies + 8 HBM que le Rubin de base .

Mise en garde importante : Nvidia n'a pas publié de déclaration officielle confirmant l'annulation, et certains acteurs du marché ont fait valoir le 30 juin que SemiAnalysis se contentait peut-être de ressortir des rumeurs de la chaîne d'approvisionnement datant d'avril 2026 plutôt que de rapporter des informations nouvelles . Les médias taïwanais Ctee et Commercial Times avaient déjà rapporté la révision du design début avril 2026 .

Pourquoi TSMC n'a pas pu construire le design original

La cause profonde de l'annulation réside dans la complexité de l'emballage avancé chez TSMC :

• Le boîtier original à 4 dies était décrit comme 7,5 à 8 fois la limite du réticule de la lithographie standard, créant des défis de rendement et de fabrication sévères .
• Le processus d'emballage CoWoS-L de TSMC ne pouvait pas gérer économiquement une interconnexion multi-dies aussi massive et monolithique .
• Dans une configuration à 4 puces (2+2), le substrat du boîtier subissait un gauchissement – une courbure multidirectionnelle empêchant les puces de calcul d'établir un contact complet avec le substrat, entraînant des échecs de transmission du signal .
• SemiAnalysis a cité des « préoccupations d'exécution en fabrication » – fondamentalement, le design était trop ambitieux pour les capacités existantes du nœud 3 nm et du CoWoS-L .

Les estimations de l'industrie (provenant d'un post LinkedIn d'un analyste) suggèrent que l'approche à 4 dies souffrait d'un rendement d'environ 60 % au niveau du boîtier ; le passage à 2 dies devrait porter les rendements à environ 85 % et réduire les coûts par carte d'environ 30 % .

TSMC explore une nouvelle approche d'emballage appelée CoPoS (Chip-on-Panel-on-Substrate) qui remplace l'interposeur en silicium d'environ 300 mm par des panneaux carrés/rectangulaires plus grands. Les spécifications initiales prévoient des panneaux d'environ 310×310 mm, avec une évolutivité future à 515×510 mm voire 750×620 mm . Cependant, la CoPoS ne devrait pas atteindre la production de masse avant fin 2028 ou début 2029 – trop tard pour la fenêtre de lancement du Rubin Ultra en 2027 .

Comparaison entre la version réduite à deux puces et l'originale

Les différences de performance et de mémoire entre le design original et révisé sont présentées dans le tableau ci-dessous :

Certaines sources de l'industrie taïwanaise (TrendForce / Commercial Times) rapportaient dès avril 2026 que la planification de la chaîne d'approvisionnement avait toujours été pour un design à 2 dies, suggérant que le plan à 4 dies pourrait avoir été une pré-annonce ambitieuse qui n'a jamais atteint la faisabilité de production . Nvidia prévoirait d'atteindre le débit original du 4 dies au niveau de la carte/système plutôt qu'au niveau du boîtier – en utilisant une configuration 2+2 où deux boîtiers séparés à 2 dies sont montés ensemble sur la même carte serveur .

Pressions concurrentielles : hyperscalers, ASICs et le fossé CUDA

SemiAnalysis a mis en lumière trois couches d'érosion concurrentielle dans le même rapport du 30 juin :

• Puces internes des hyperscalers : Les programmes TPU de Google, Trainium d'Amazon et Maia de Microsoft gagnent tous des parts de déploiement au sein de leurs propres clouds, remplaçant directement les GPU Nvidia pour les plus gros workloads d'IA internes .
• La croissance des ASIC sur mesure dépasse celle des GPU commerciaux : Les données de TrendForce citées par SemiAnalysis montrent une croissance des expéditions d'ASIC IA sur mesure de 44,6 % en 2026 contre 16,1 % pour les GPU commerciaux – la première année où la croissance des ASIC dépasse celle des GPU . Les ASIC détiennent un avantage de coût total de possession (TCO) de 40 à 65 % dans les déploiements d'inférence pluriannuels .
• Le fossé CUDA s'érode : SemiAnalysis a déclaré que la barrière de l'écosystème CUDA de Nvidia fait face à une érosion lente mais régulière alors que les hyperscalers optimisent leurs propres piles logicielles et que les frameworks indépendants du matériel (ex. Triton, ONNX Runtime, OpenXLA) réduisent les coûts de migration loin de CUDA .
• Les entreprises de puces IA indépendantes comme Groq, Cerebras et Etched sont également en compétition sur le marché de l'inférence des centres de données, offrant des ASIC spécialisés qui défient l'économie de l'inférence de Nvidia .

Implications plus larges pour l'activité centre de données de Nvidia

L'histoire de l'annulation n'est que la moitié de ce que SemiAnalysis a publié le 30 juin. Le cabinet a également projeté que le chiffre d'affaires de l'informatique pour centres de données de Nvidia au second semestre 2026 pourrait être 20 % supérieur au consensus de Wall Street – principalement parce que le goulot d'étranglement de l'approvisionnement en HBM4 a été résolu . Cela crée ce que le cabinet a appelé une dynamique « glace et feu » : des revenus à court terme solides parallèlement à une feuille de route phare affaiblie.

Implications clés :

• Réinitialisation de la stratégie d'emballage : L'annulation du Rubin Ultra signale que la mise à l'échelle multi-dies monolithique au-delà de 2 chips de la taille d'un réticule dans un seul boîtier CoWoS reste inaccessible avec la technologie actuelle de TSMC . Cela renforce la nécessité pour Nvidia de poursuivre une désagrégation au niveau de la carte pour les générations futures.
• Fenêtre concurrentielle pour AMD et les hyperscalers : Avec le Rubin Ultra haut de gamme offrant environ la moitié de ses performances promises, la série Instinct MI500 d'AMD et les ASIC des hyperscalers gagnent une position concurrentielle plus forte dans le haut de gamme .
• Risque structurel de part de marché : Selon SemiAnalysis, la part de marché de Nvidia est érodée par Trainium, TPU et d'autres, et la refonte du Rubin Ultra accélère ce risque en reportant le prochain grand saut architectural de Nvidia .

Conclusion

Le rapport de SemiAnalysis du 30 juin 2026 a dressé un tableau complexe : Nvidia fait face à de réelles contraintes de fabrication qui ont forcé une refonte de son produit phare, mais l'entreprise bénéficie également d'une forte dynamique de revenus à court terme. Les menaces concurrentielles du silicium sur mesure des hyperscalers et des logiciels agnostiques sont réelles et mesurables, mais la position dominante de Nvidia sur le marché signifie que ces risques se jouent sur des années, et non sur des trimestres. Que l'annulation du Rubin Ultra soit un faux pas ponctuel en matière d'emballage ou le début d'un changement concurrentiel structurel dépendra de la capacité de la prochaine génération d'emballage CoPoS de TSMC à offrir la mise à l'échelle multi-dies que le CoWoS-L n'a pas pu réaliser.