Pourquoi le TPUv8e de Google est passé à l’EMIB-T d’Intel (et pourquoi c’est important)

La décision de Google d'utiliser le packaging EMIB-T d'Intel pour son prochain TPUv8e (nom de code Humufish) est l'un des changements les plus significatifs dans la chaîne d'approvisionnement des puces IA depuis le début du boom. Ce n'est pas une simple histoire d'une meilleure technologie qui supplante une autre. Elle révèle plutôt une industrie des semi-conducteurs déformée par des contraintes de capacité, des calculs de rendement et une ironie particulière chez Intel lui-même.

Pourquoi Google a changé : la crise de capacité du CoWoS

Le moteur principal est simple : les lignes CoWoS (Chip-on-Wafer-on-Substrate) de TSMC sont vendues jusqu'en 2027 . Cela a laissé les géants du cloud comme Google chercher désespérément une deuxième source de packaging. Le prochain TPU d'inférence de Google (v8e, nom de code Humufish) utilisera le packaging EMIB-T de l'Intel Foundry, avec une production ciblée pour le second semestre 2027 .

Il s'agit d'une stratégie de diversification de l'approvisionnement, non d'une défection. Le TPU 8t, dédié à l'entraînement, conserverait le CoWoS-S de TSMC . Intel traiterait environ la moitié du volume total projeté de ~6 millions de TPU de Google entre 2027 et 2028 . Cette décision marque également une victoire majeure pour la fonderie d'Intel, signalant que son packaging avancé est suffisamment crédible pour un grand acteur du cloud, et survient alors que Nvidia évalue le processus 18A d'Intel et le packaging EMIB pour ses prochains GPU .

Avantages techniques de l'EMIB-T par rapport au CoWoS

L'EMIB standard est utilisé depuis des années dans les FPGA d'Intel et les Xeon Sapphire Rapids, mais il lui manquait la distribution d'énergie et la mise à l'échelle du réticule nécessaires aux accélérateurs IA haute puissance. L'EMIB-T résout ce problème en ajoutant des vias traversants en silicium (TSV) directement dans les ponts intégrés, permettant une distribution d'énergie verticale et un support de classe HBM4 . Les principaux avantages architecturaux incluent :

• Pas de grand interposeur en silicium – L'EMIB n'intègre de petits ponts que là où les puces se connectent, réduisant le coût des matériaux et simplifiant la structure .
• Meilleure adaptation de la dilatation thermique – Sans un grand interposeur couvrant l'ensemble du boîtier, les déséquilibres du coefficient de dilatation thermique sont réduits .
• Mise à l'échelle du réticule plus grande – L'EMIB-T peut dépasser la limite de ~3,3x réticule du CoWoS-S. Les analystes de Bernstein estiment que l'EMIB-T prend en charge des tailles de boîtier plus grandes que les offres CoWoS actuelles . Intel a déclaré que l'EMIB supportait une taille de réticule de 6x en 2024 et vise 8x en 2026 et 12x d'ici 2028 .
• Rendement théorique plus élevé par interposeur – Parce que les ponts sont petits et localisés, un défaut dans un pont ne met pas au rebut tout l'interposeur, comme cela peut arriver avec le grand interposeur monolithique du CoWoS .
• Capacité disponible – Les lignes de production EMIB d'Intel ne sont pas encore pleinement utilisées, alors que chaque emplacement CoWoS majeur est pré-vendu jusqu'en 2027 .

Le compromis : le CoWoS reste leader en matière de densité de bande passante maximale et de proximité HBM pour les conceptions IA les plus agressives . L'EMIB-T comble l'écart mais n'a pas encore surpassé le CoWoS dans le haut de gamme.

Échelle, rendement et l'écart de 8 points

L'accord, rapporté par The Information et corroboré par Morgan Stanley, implique que Google réserve plus de 3 millions d'unités TPU pour la production de 2028 . C'est le défi : Intel doit fournir une technologie qui n'a jamais été déployée à cette échelle pour un client externe.

Le rendement est la tension centrale. Ming-Chi Kuo a le premier signalé que le packaging EMIB-T d'Intel a atteint ~90% de rendement en vérification technique pour le TPU Humufish . Cependant, la norme de production de masse est d'environ 98%, laissant un écart critique de 8 points . Pour référence, l'objectif de rendement de TSMC pour son CoWoS de 5,5x réticule en 2026 part de 98% . Un rendement de 90% signifie qu'un module assemblé sur 10 est mis au rebut ; 98% fait passer ce ratio à 1 sur 50 .

Les autres défis incluent :

• Risque d'exécution : John Pitzer, vice-président d'Intel, a admis que les premières attentes en matière de montée en puissance du packaging pour 2025 étaient « trop optimistes » . L'entreprise sous-traite également une partie de la production EMIB à l'usine d'Amkor en Corée du Sud .
• Calendrier : Le « tape-out » du TPU Humufish est prévu pour ~fin 2026, avec des échantillons de production au second semestre 2027 .
• Montée en volume : La capacité du nœud 18A d'Intel devrait doubler d'ici 2028, et la capacité de la fonderie Intel 3 en Irlande augmente de 80 % sur la même période .

La contradiction ironique : Diamond Rapids

L'aspect le plus frappant de cette histoire est qu'Intel gagne Google comme client externe EMIB tout en éloignant sa propre plateforme Xeon phare de l'EMIB. Le prochain processeur serveur d'Intel, Diamond Rapids (192 cœurs, prévu pour 2026-2027), utilisera probablement une interconnexion puce-à-puce UCIe sur substrat organique standard plutôt que l'EMIB . Lors de l'ISSCC, Intel a démontré une liaison UCIe-S fonctionnant sur un substrat organique standard à des débits élevés, atteignant un débit de données 3 fois supérieur et une densité de bande passante 2,8 fois supérieure à celle d'une conception 3nm comparable .

Cela signifie :

• Sapphire Rapids (2023) et Granite Rapids utilisaient l'EMIB pour assembler les puces de calcul.
• Diamond Rapids devrait utiliser une approche UCIe-sur-substrat plus simple et moins chère, évitant la complexité et le coût de l'EMIB .
• Et pourtant, Intel vend aujourd'hui cette même technologie EMIB à Google comme une alternative premium au CoWoS.

La contradiction souligne que la proposition de valeur de l'EMIB dépend fortement du cas d'utilisation : pour les grands accélérateurs IA de Google, elle résout une pénurie de capacité et offre une mise à l'échelle rentable. Pour ses propres Xeon, les progrès de la signalisation sur substrat organique via UCIe rendent l'approche à pont intégré inutile et trop coûteuse pour les boîtiers CPU à grand volume .