Kirin 2026 : la promesse de LogicFolding, l’empilement 3D selon Huawei

Huawei ne présente pas LogicFolding comme un nouveau procédé de gravure, mais comme une autre manière d’exploiter le silicium. L’idée consiste à gagner en performances et en efficacité énergétique par l’architecture physique du processeur et l’intégration 3D, plutôt qu’en réduisant seulement la taille des transistors.

Pour son Kirin 2026, Huawei indique répartir des circuits sur deux couches actives de silicium, assemblées face à face par liaison hybride (hybrid bonding). Le principe est de rapprocher les blocs qui communiquent souvent, afin que les signaux aient moins de distance à parcourir. 23

Les chiffres avancés doivent toutefois être lus pour ce qu’ils sont : des résultats et des comparaisons communiqués par Huawei, selon sa propre méthodologie et face au Kirin 9030 Pro. Ils ne démontrent ni l’équivalence avec un nouveau nœud de lithographie, ni le même gain dans tous les usages. 23

Ce que change LogicFolding

Dans une puce classique, la plupart des circuits logiques sont étalés sur un même plan de silicium. À mesure que le design grossit, les données et les signaux d’horloge doivent parfois emprunter de longues pistes métalliques.

LogicFolding répartit au contraire des circuits numériques, analogiques et de mémoire entre deux niveaux actifs empilés verticalement. Les liaisons hybrides créent alors une grande quantité de connexions verticales entre ces deux niveaux. 23

D’après les informations relayant les travaux de Huawei sur le Tau Scaling, le Kirin 2026 viserait un pas de liaison hybride d’environ 1,5 micromètre et près de 50 millions d’interconnexions verticales. Huawei annonce une densité passant de 155 à 238 MTr/mm² selon sa méthode de mesure, soit un gain d’environ 53,5 % à 55 %, tout en conservant le même nœud de procédé que le Kirin 9030 Pro. 35

C’est donc une densité effective : le gain vient de la réorganisation des circuits et de leurs connexions, pas nécessairement de transistors physiquement plus petits.

Pourquoi des fils plus courts peuvent réduire la consommation

L’argument technique est assez direct. Les longues interconnexions métalliques opposent une résistance et une capacité électrique aux signaux. Plus un fil est long, plus il faut du temps et de l’énergie pour charger puis décharger sa capacité à chaque commutation.

En plaçant des blocs fortement liés sur des niveaux opposés, Huawei cherche à remplacer certaines longues pistes horizontales par de très courts sauts verticaux. En théorie, cela peut :

• réduire le délai sur les chemins critiques ;
• raccourcir les routes de distribution de l’horloge ;
• limiter le recours aux répéteurs de signal et aux buffers d’horloge ;
• diminuer la capacité des interconnexions ;
• créer davantage de marge de synchronisation, ou permettre une tension plus faible à performances équivalentes.

C’est le cœur du discours de Huawei autour du Tau (τ) Scaling : le progrès ne devrait pas seulement être évalué à la finesse des transistors, mais aussi au temps nécessaire aux signaux pour circuler dans un circuit et dans le système. Huawei présente explicitement LogicFolding comme un moyen de réduire ce délai de propagation tout en améliorant densité et efficacité énergétique.

Le vrai sujet : déplacer les données

Huawei ne soutient pas que la commutation des transistors ne consomme pas d’énergie. Son point est que, dans les processeurs modernes de grande taille, le déplacement des données et la distribution de l’horloge peuvent représenter une part importante de la consommation dynamique.

Chaque traversée d’une longue piste métallique, et chaque buffer ajouté pour piloter cette piste, implique des commutations supplémentaires. Réduire les distances entre le bloc qui produit une donnée et celui qui l’utilise peut donc réduire à la fois le temps et l’énergie dépensés pour la transporter.

LogicFolding est ainsi autant une stratégie de localité des données qu’une technique d’assemblage avancé. 2

Les gains annoncés pour le Kirin 2026

La comparaison de Huawei avec le Kirin 9030 Pro est une affirmation à performances égales. L’entreprise indique pouvoir réduire la consommation totale de 41 % à niveau de performance comparable, tout en augmentant la densité mesurée d’environ 55 %. Elle évoque aussi une baisse de 5,6 % de la densité de puissance dans les conditions de fonctionnement indiquées. 47

Les données reprises des documents de Huawei font également état de réductions plus importantes pour les sous-systèmes très parallèles : 66 % de consommation en moins pour le NPU, 58 % pour le GPU et 41 % pour le gros cœur CPU, par rapport au design planaire précédent dans la comparaison citée. 1

Cette répartition est cohérente avec la nature des architectures. Les NPU et GPU regroupent souvent de nombreuses unités régulières qui échangent intensivement des données : il est plus facile d’y rapprocher calcul, consommation et stockage local. Un CPU peut aussi profiter de fils plus courts, mais son exécution est soumise à davantage de contraintes de dépendance.

Pourquoi les tâches sérielles d’un CPU résistent davantage

Un CPU exécute fréquemment des suites d’instructions où une opération dépend du résultat de la précédente. Cette chaîne de dépendances limite la possibilité de découper librement le travail entre différentes zones physiques de la puce.

L’empilement 3D peut réduire une partie des coûts de câblage et d’horloge, mais il ne supprime pas l’attente inhérente aux résultats intermédiaires. Cela aide à comprendre pourquoi la baisse de consommation CPU annoncée par Huawei est inférieure à celles mises en avant pour le NPU et le GPU. 1

Les contreparties : chaleur, rendement et coût

Empiler de la logique active complexifie fortement la conception et la production. La chaleur doit être évacuée depuis plusieurs couches denses ; l’alimentation électrique, les tests, la réparation et le débogage deviennent également plus délicats.

L’alignement précis des wafers et les défauts de liaison peuvent peser sur le rendement de fabrication. Un design à plusieurs niveaux peut aussi alourdir les coûts de procédé et d’assemblage. L’enjeu ne se limite donc pas à obtenir un résultat convaincant sur le plan physique : il faut pouvoir le fabriquer de façon fiable et rentable à grande échelle.

Reuters a présenté cette approche comme une piste susceptible d’aider Huawei à contourner certaines contraintes liées aux sanctions, tout en soulignant que son statut de véritable percée reste à confirmer.

Ce que Huawei projette pour le Kirin 2027

La prochaine étape de la feuille de route est plus ambitieuse : un pas de liaison hybride de 1 µm et plus de 100 millions d’interconnexions verticales pour le Kirin 2027. Huawei a également évoqué un objectif de réduction de consommation de 47 % à performances égales, ainsi qu’un objectif à plus long terme de 720 nm pour le pas du métal supérieur, tout en conservant plus de 100 millions de liens verticaux. 15

Il s’agit d’objectifs prospectifs, et non de résultats indépendamment vérifiés sur un produit commercialisé. Réduire encore le pas de liaison rendrait les connexions verticales pertinentes pour une fraction plus vaste de la logique, mais augmenterait aussi les exigences d’alignement, de contrôle des défauts, d’outils de conception, de gestion thermique et de test.

Une voie intéressante, pas une baguette magique face aux restrictions américaines

LogicFolding est stratégiquement attrayant parce qu’il cherche à obtenir des gains sans dépendre exclusivement des équipements de lithographie les plus avancés. Mais cette approche ne fait pas disparaître les contraintes industrielles : elle exige elle aussi des capacités avancées de liaison, de métrologie, d’automatisation de conception et d’exécution de production.

Les contrôles américains à l’exportation continuent par ailleurs de couvrir des catégories de puces, d’équipements et de technologies liées à la production de semi-conducteurs avancés en Chine.

À retenir

Avec LogicFolding, Huawei propose de repenser la mise à l’échelle des puces autour d’un principe : faire voyager les signaux moins loin. Deux couches actives reliées par liaison hybride pourraient augmenter la densité de placement et réduire le délai comme l’énergie associés aux longues interconnexions, notamment dans les blocs parallèles à forts échanges de données tels que les NPU et GPU.

Les chiffres mis en avant — environ 55 % de densité effective supplémentaire et 41 % de consommation en moins à performances comparables — restent des affirmations de Huawei. Le test décisif sera la capacité à tenir ces promesses d’efficacité, de refroidissement, de rendement et de coût dans des processeurs mobiles produits en volume. 237