Comment Huawei cherche une autre voie pour améliorer les puces et l’IA
Huawei déplace l’attention de la miniaturisation des transistors vers le temps nécessaire aux signaux et aux données pour circuler dans les puces et les systèmes. Sa technologie LogicFolding doit être étrennée sur une puce Kirin pour smartphone prévue en septembre, mais ses performances restent à confirmer par des é...
Huawei déplace l’attention de la miniaturisation des transistors vers le temps nécessaire aux signaux et aux données pour circuler dans les puces et les systèmes.
Sa technologie LogicFolding doit être étrennée sur une puce Kirin pour smartphone prévue en septembre, mais ses performances restent à confirmer par des évaluations indépendantes.
La stratégie repose aussi sur les interconnexions, la mémoire, les logiciels et des grappes d’accélérateurs, et non sur une seule puce plus puissante.
Les fournisseurs chinois détenaient collectivement environ 41 % du marché chinois des serveurs équipés d’accélérateurs d’IA en 2025, Huawei étant le premier acteur national, selon les données IDC rapportées par Reuters.
How is Huawei pursuing an alternative path to advancing semiconductor and AI performance as transistor scaling nears its physical limits andAn editorial illustration of Huawei’s proposed shift from transistor shrinking toward faster data movement and system-level chip performance.
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Huawei tente de répondre à un double défi : le ralentissement des gains obtenus en réduisant toujours davantage les transistors et les restrictions américaines qui limitent l’accès de la Chine aux équipements de lithographie les plus avancés, notamment ceux d’ASML. Plutôt que de faire de la miniaturisation l’unique moteur du progrès, le groupe chinois propose de traiter la performance comme un problème d’architecture globale : accélérer la circulation des données entre les unités de calcul, la mémoire et les autres composants, puis relier efficacement de nombreux accélérateurs.
Cette approche pourrait offrir une voie de progression dans un contexte de contraintes technologiques. Mais les annonces de Huawei restent, à ce stade, des affirmations de l’entreprise et ne sont pas encore étayées par des résultats indépendants.
La loi d’échelle Tau : optimiser le temps plutôt que la géométrie
La progression traditionnellement associée à la loi de Moore repose surtout sur des transistors plus petits, plus nombreux et plus économes en énergie. La loi d’échelle Tau (τ) proposée par Huawei change de point de mire : elle cherche à réduire les constantes de temps du système, c’est-à-dire le délai nécessaire aux signaux et aux données pour traverser les circuits, les boîtiers, la mémoire et les différents éléments d’une architecture informatique.
Huawei présente cette évolution comme un passage d’une mise à l’échelle « géométrique » à une mise à l’échelle fondée sur le temps. L’idée n’est donc pas de renoncer à toute amélioration de la densité, mais de ne plus dépendre exclusivement d’un nouveau nœud de fabrication pour augmenter les performances.
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Huawei déplace l’attention de la miniaturisation des transistors vers le temps nécessaire aux signaux et aux données pour circuler dans les puces et les systèmes.
Quels sont les points clés à valider en premier ?
Huawei déplace l’attention de la miniaturisation des transistors vers le temps nécessaire aux signaux et aux données pour circuler dans les puces et les systèmes. Sa technologie LogicFolding doit être étrennée sur une puce Kirin pour smartphone prévue en septembre, mais ses performances restent à confirmer par des évaluations indépendantes.
Que dois-je faire ensuite en pratique ?
La stratégie repose aussi sur les interconnexions, la mémoire, les logiciels et des grappes d’accélérateurs, et non sur une seule puce plus puissante.
La technologie LogicFolding constitue la principale technique de conception associée à cette stratégie. Huawei veut y organiser plus efficacement les circuits logiques, analogiques et mémoire, notamment en les rapprochant ou en les empilant, afin d’augmenter la capacité logique utile dans une surface donnée sans compter uniquement sur une gravure plus fine.
Le premier test commercial doit être une puce Kirin pour smartphone, dont le lancement est prévu en septembre. Ce produit permettra de mesurer concrètement ce que cette architecture apporte en matière de performances, de consommation et de densité. Huawei affirme viser une densité de transistors équivalente à un procédé de 1,4 nanomètre d’ici à 2031, mais n’a fourni aucune comparaison indépendante permettant de vérifier cette projection.
Le véritable terrain de bataille : le système complet
Dans l’intelligence artificielle, la performance ne dépend pas seulement du nombre de transistors présents sur une puce. Elle est aussi déterminée par la vitesse des interconnexions, la bande passante mémoire, le conditionnement des composants, l’alimentation électrique, le refroidissement, les compilateurs, les frameworks logiciels et la capacité à répartir les calculs entre plusieurs machines.
Huawei mise donc sur des grappes étroitement interconnectées d’accélérateurs pouvant être produits localement. Même si chaque puce reste moins performante que les meilleurs produits de Nvidia, un ensemble bien coordonné peut fournir une capacité globale utile pour l’entraînement et l’inférence des modèles d’IA. En contrepartie, les goulets d’étranglement ne disparaissent pas : ils se déplacent vers le réseau, la mémoire, la consommation, le refroidissement et l’efficacité logicielle.
Une « pagode de 18 étages » face au « gâteau » de Jensen Huang
Le scientifique de Huawei Liao Heng a comparé la chaîne de valeur de l’IA à une « pagode de 18 étages ». Cette image décrit une succession plus détaillée de niveaux interdépendants, depuis les composants fondamentaux jusqu’aux systèmes, aux modèles et aux applications.
La comparaison rejoint, dans les grandes lignes, le modèle du « gâteau à cinq couches » souvent utilisé par Jensen Huang, le patron de Nvidia, pour évoquer l’énergie, les puces, les réseaux et les infrastructures, les modèles et logiciels, puis les applications. La métaphore de Huawei insiste toutefois davantage sur la nécessité, pour la Chine, de disposer de compétences nationales coordonnées à chaque niveau de la chaîne.
La limite reste celle du maillon le plus faible
Le principal enseignement pratique est qu’une architecture ne peut pas compenser indéfiniment les faiblesses de l’écosystème. Une puce rapide ne suffit pas si la mémoire à large bande passante, les outils de conception, les compilateurs, les frameworks d’IA, les rendements de fabrication ou l’intégration du système ne suivent pas.
Tau et LogicFolding doivent donc être considérées comme des leviers d’architecture, et non comme un remplacement complet de la filière des semi-conducteurs. Leur potentiel dépendra des progrès réalisés simultanément dans la conception des puces, la fabrication de la mémoire, les logiciels d’IA et l’ingénierie des systèmes. Reuters rapporte d’ailleurs que les experts ne s’accordent pas encore sur le caractère réellement inédit ou décisif de cette avancée, notamment parce qu’elle pourrait nécessiter de nouveaux outils de conception.
Les sanctions ont aussi rebattu les cartes du marché chinois
Les restrictions américaines et la politique de substitution chinoise ont réduit la position de Nvidia en Chine tout en ouvrant davantage d’espace aux fournisseurs locaux. D’après des données IDC examinées par Reuters, Nvidia a livré 2,2 millions d’accélérateurs d’IA en Chine en 2025, soit 55 % du marché des serveurs équipés d’accélérateurs. Les fournisseurs chinois détenaient collectivement environ 41 %, Huawei étant le premier d’entre eux.
Cette donnée de 41 % ne correspond pas à la part de Huawei seule : elle regroupe les fournisseurs chinois, et les éléments disponibles ne donnent pas de pourcentage autonome suffisamment fiable pour Huawei. D’autres estimations, notamment celles d’analystes, placent la part de Nvidia autour de 40 % en 2025, ce qui montre que les résultats varient selon la définition du marché et la méthode de calcul.
Une autre trajectoire, pas la fin de la miniaturisation
Huawei ne prétend pas avoir remplacé la miniaturisation des transistors. Le groupe cherche plutôt à extraire davantage de performances au niveau des applications en améliorant l’architecture des circuits, les transferts de données et le fonctionnement de grappes de systèmes. Cette voie est particulièrement intéressante sous sanctions, mais elle restera dépendante d’une chaîne d’innovation complète : conception, mémoire, logiciels, fabrication et intégration doivent progresser de concert.