TSMC explose ses records : le patron alerte sur une pénurie de puces IA pour des années, et la technologie CoPoS vise 2028

Ces résultats soulignent que la course mondiale à la construction d'infrastructures d'IA parmi les entreprises demeure un puissant et durable moteur de croissance pour le plus grand sous-traitant de puces au monde .

L'avertissement sans détour du PDG : « Nous ne pouvons produire qu'une quantité limitée »

Lors de l'assemblée générale annuelle des actionnaires à Hsinchu, le 4 juin 2026, le PDG et président C.C. Wei a livré des prévisions bien plus sobres que les excellents résultats financiers. Il a averti que la production mondiale de puces de TSMC ne pourra pas satisfaire la demande portée par l'IA pendant « très longtemps », précisant que la capacité de production, et pas seulement les commandes de wafers, est le goulot d'étranglement fondamental .

« Nous travaillons très dur, mais la demande est forte et nous ne pouvons produire qu'une quantité limitée », a déclaré C.C. Wei aux actionnaires, confirmant que la capacité sur les nœuds de gravure avancés est en pratique épuisée et que la demande dépasse d'environ 25 à 30 % ce que TSMC peut actuellement produire SS. Cette pénurie structurelle devrait persister même si de nouvelles capacités de production entrent en service aux États-Unis dans les prochaines années .

Une stratégie de prix axée sur la discipline plutôt que la cupidité

C.C. Wei a clairement distingué l'approche de TSMC des flambées de prix agressives observées dans l'industrie des puces mémoire. Il a explicitement exclu d'imposer le même type de hausses de prix soudaines et volatiles, présentant cette décision comme un engagement envers des relations clients de long terme SS.

« Ce n'est pas viable. Nous nous concentrons sur la construction d'une confiance à long terme », a expliqué C.C. Wei, démarquant ainsi le modèle économique de TSMC d'une logique de marché spot S.

Cependant, cela ne signifie pas que les prix restent stables. Interrogé directement sur son désir d'augmenter les prix, C.C. Wei a répondu : « J'aimerais bien le faire... nous devons quand même gagner de l'argent », indiquant que des ajustements tarifaires progressifs restent à l'ordre du jour S. Des rapports suggèrent que TSMC planifie des hausses de prix de 5 à 10 % pour ses nœuds de gravure avancés en 2026, sous la pression inflationniste des coûts des matériaux, des équipements et de la fabrication S.

La leçon à retenir : la tarification de TSMC augmentera de manière régulière et prévisible, et non brutalement – un signal crucial pour l'ensemble de la chaîne d'approvisionnement électronique.

Le prochain grand saut : au cœur de la technologie de conditionnement CoPoS

Au-delà de la tension immédiate sur les capacités, TSMC prépare un changement fondamental dans la manière dont les puces d'IA les plus puissantes sont assemblées. Sa technologie de conditionnement avancé de nouvelle génération, appelée CoPoS (Chip-on-Panel-on-Substrate), est sur une trajectoire accélérée vers une production de masse au second semestre 2028, selon l'éminent analyste Ming-Chi Kuo et de multiples rapports industriels .

Qu'est-ce que le CoPoS ?

Le CoPoS est une solution de conditionnement en panneau de type fan-out (FOPLP) qui représente une rupture radicale avec la traditionnelle galette de silicium circulaire de 300 mm, standard de l'industrie depuis des décennies. Au lieu de cela, elle utilise de grands panneaux rectangulaires — généralement de 310 mm × 310 mm pour la phase actuelle — pour assembler les puces .

L'architecture technique repose sur un substrat à cœur de verre avec des couches de renforcement ABF (Ajinomoto Build-up Film) de chaque côté. Les puces elles-mêmes reposent à la surface de ces couches, et les interconnexions sont gérées par une couche de redistribution (RDL) côté puce et par les couches ABF elles-mêmes . Cette conception permet de créer des boîtiers composites d'une taille et d'une complexité physiquement impossibles à réaliser avec la technologie actuelle CoWoS (Chip on Wafer on Substrate).

Pourquoi c'est important pour l'IA

Le passage de wafers circulaires à des panneaux carrés résout un goulot d'étranglement de fabrication critique pour la prochaine génération d'accélérateurs d'IA. Une galette ronde de 300 mm a un taux d'utilisation de surface d'environ 57 %. Un panneau carré de 310 mm × 310 mm pousse ce taux à plus de 87 %, offrant plus de cinq fois la surface utile .

Cela a un impact spectaculaire sur le rendement de production. Pour une grande puce comme le GPU Nvidia de classe B200, un substrat CoWoS standard peut produire environ 4 unités. Le même espace sur un panneau CoPoS peut en produire entre 9 et 16 unités, améliorant ainsi radicalement l'économie de fabrication .

Le CoPoS est explicitement conçu pour des boîtiers composites ultra-larges dépassant 9,5 fois la taille de photomasque standard (réticule) — des systèmes hétérogènes si massifs qu'ils ne pourraient tout simplement pas être construits avec les outils d'aujourd'hui . Il s'agit du type même de puces nécessaires aux modèles d'IA de la prochaine décennie.

Objectif : le GPU IA « Feynman » de Nvidia

De multiples rapports, dont ceux de l'analyste Ming-Chi Kuo, désignent la prochaine architecture de GPU IA de Nvidia, nommée Feynman, comme le premier produit susceptible d'adopter le CoPoS . Si des rumeurs ont brièvement mentionné les futures puces d'Intel, le consensus actuel désigne fermement Nvidia comme le client principal .

Nvidia devrait associer l'architecture Feynman au nœud de gravure avancé A16 de TSMC, dont la production de masse doit débuter au second semestre 2026, pour un lancement de puce prévu en 2028 . En sécurisant un accès anticipé à la fois au processus A16 et au nouveau conditionnement CoPoS, Nvidia cimente un avantage compétitif pluriannuel – un « fossé » économique – dans le matériel informatique dédié à l'IA .

Un calendrier de production mondial

Le calendrier de développement est déjà en marche, avec des efforts menés en parallèle à Taïwan et aux États-Unis :

• Ligne pilote (Taïwan) : La ligne pilote CoPoS de TSMC est en cours d'installation sur son site de Longtan, opérée par sa filiale VisEra. Les livraisons d'outils aux équipes de R&D ont débuté en février 2026, et la ligne pilote complète est en voie d'achèvement d'ici juin 2026 . Une production d'essai est attendue fin 2026 à début 2027, suivie d'une validation du processus en 2028 .
• Production en volume (Taïwan) : La production de masse dans la nouvelle usine de TSMC à Chiayi devrait monter en puissance entre le second semestre 2028 et 2029 .
• Expansion américaine : TSMC prévoit une installation dédiée au CoPoS en Arizona, visant une pré-production pour fin 2027 et une production en volume en 2029. Cela marque un virage stratégique pour sécuriser l'ensemble de la chaîne de calcul IA sur le sol américain .

Importance stratégique

Le CoPoS n'est pas qu'une simple mesure d'économie de coûts ; c'est une arme stratégique à la fois défensive et offensive. Elle étend le leadership écrasant de TSMC dans le conditionnement avancé, l'analyste Ming-Chi Kuo estimant que cet avantage concurrentiel restera visible jusqu'en 2032 environ . Pour l'industrie de l'IA, cela débloquera une nouvelle classe d'accélérateurs, physiquement plus grands et plus puissants, au-delà des limites de la technologie actuelle, maintenant ainsi la loi de Moore vivante à l'ère des modèles d'IA massifs.