Pourquoi la pénurie de packaging avancé pousse les puces IA vers Intel

Le boîtier devient donc un véritable poste de contrôle de la production. Une puce logique peut être fabriquée et rester inutilisable si aucun emplacement de packaging avancé ni aucune mémoire HBM ne sont disponibles.

Une analyse d’Epoch AI estime que NVIDIA, Google, AMD et Amazon ont représenté ensemble plus de 90 % de l’approvisionnement mondial en packaging CoWoS et en HBM, en valeur, en 2025. Ces quatre acteurs ne représentaient pourtant qu’environ 12 % de la production de puces logiques avancées. Cette asymétrie montre pourquoi le nombre de dies fabriqués ne suffit pas à mesurer l’offre réelle d’accélérateurs IA terminés.

Des délais de livraison d’environ 52 à 78 semaines et des réservations qui s’étendent jusqu’en 2027 donnent à la pénurie une dimension pluriannuelle. Dans la pratique, la capacité est attribuée en priorité aux clients capables de réserver très tôt des volumes importants. Les nouveaux entrants et les fabricants plus modestes peuvent donc se retrouver bloqués alors même que leurs dies de calcul sont prêts.

TSMC augmente rapidement sa capacité, mais la demande aussi

Les estimations du secteur situent la capacité CoWoS de TSMC autour de 35 000 tranches par mois à la fin de 2024. Elle pourrait atteindre environ 120 000 à 130 000 tranches mensuelles d’ici à la fin de 2026.

La progression est considérable, mais elle ne suffit pas à faire disparaître la contrainte : les nouvelles lignes sont rapidement absorbées par la demande des accélérateurs d’IA.

Les chiffres varient selon la définition retenue. Certains analystes parlent uniquement du CoWoS de TSMC ; d’autres incluent des capacités similaires ou confiées à des sous-traitants. Morgan Stanley prévoit par exemple une demande mondiale de 2,694 millions de tranches CoWoS en 2027, contre 1,394 million en 2026, et estime que la capacité mensuelle de TSMC pourrait atteindre 200 000 tranches à la fin de 2027.

Ces données sont des prévisions, et non des chiffres de production définitifs. Elles donnent néanmoins une idée de l’ampleur des investissements nécessaires simplement pour suivre le rythme de la demande.

TSMC explore aussi une solution plus lointaine. Un pilote de packaging sur panneaux, baptisé CoPoS, utiliserait des panneaux de 310 × 310 mm, avec une production de masse envisagée fin 2028 ou en 2029. Cette technologie pourrait devenir une nouvelle voie de montée en capacité, mais elle ne résout pas la pénurie actuelle.

Pourquoi les usines malaisiennes d’Intel attirent soudain l’attention

Des informations citant des sources industrielles affirment que certaines commandes de packaging avancé en aval, destinées à de grands clients communs, seraient transférées vers les opérations malaisiennes d’Intel parce que les capacités CoWoS de TSMC sont saturées.

Si elle se confirme, cette organisation brouillerait une frontière traditionnellement nette entre concurrents. TSMC pourrait maintenir son flux de fabrication des wafers, tandis qu’Intel prendrait en charge certaines étapes d’assemblage en aval.

La piste n’a pas été confirmée publiquement par TSMC ou Intel dans les informations disponibles. Un autre élément apporte toutefois un soutien indirect à cette hypothèse : des données commerciales font état d’environ 1,3 milliard de dollars de livraisons de HBM vers la Malaisie. Cela est compatible avec un acheminement de mémoire vers un site malaisien de packaging, mais ces données ne précisent ni le client, ni le produit, ni le procédé, ni les termes du contrat. Elles ne peuvent donc pas, à elles seules, prouver un transfert précis de commandes de TSMC vers Intel.

La conclusion la plus prudente est plus limitée : la Malaisie prend de l’importance dans le circuit du packaging avancé, et Intel est bien placé pour capter une partie des opérations alors que les clients cherchent de la capacité en dehors du système de TSMC, déjà entièrement alloué.

EMIB-T : une deuxième architecture, mais pas une solution instantanée

L’architecture EMIB d’Intel utilise de petits ponts en silicium intégrés localement dans le substrat du boîtier. Elle se distingue de l’approche reposant sur un grand interposeur en silicium couvrant une large partie du package. Cette conception peut réduire la quantité de silicium utilisée et améliorer l’économie des matériaux pour les grands systèmes composés de plusieurs dies.

Des sources industrielles situent le rendement des boîtiers EMIB-T près de 90 % et évoquent des devis de packaging inférieurs de 40 à 50 % à ceux de l’offre CoWoS de TSMC. Ces chiffres signalent un potentiel commercial réel, mais ils ne constituent pas des données indépendantes et comparables de rendement ou de prix, produit pour produit.

Le point faible reste le substrat. Unimicron a décrit l’EMIB-T comme une technologie qui n’est pas encore mature. Unimicron, Ibiden et Shinko Electric viseraient un rendement initial d’environ 50 % pour leurs substrats lors de la production de masse prévue fin 2027.

Un rendement de près de 90 % au niveau du boîtier ne suffit donc pas. L’ensemble du système doit aussi disposer de substrats ABF — un film de construction utilisé dans les substrats de packaging — suffisamment grands, complexes et fiables, avec un rendement acceptable.

Intel présente l’EMIB-T comme une technologie destinée à entrer progressivement en production à grand volume pour les montées en cadence de clients en 2027. Elle constitue donc une option crédible de diversification à moyen terme, mais elle ne devrait pas faire disparaître immédiatement la contrainte qui touche l’ensemble du secteur.

CoWoS ou EMIB-T : ce que montrent les éléments disponibles

Les comparaisons de taille doivent être interprétées avec prudence. La surface maximale exploitable dépend de la génération de CoWoS, de la taille du réticule, de la conception de l’interposeur, de la position des ponts, du substrat, du nombre d’empilements HBM, des contraintes thermiques et des besoins en puissance. Les dimensions maximales et les nombres de réticules cités dans des feuilles de route différentes ne permettent donc pas d’établir un classement simple.

La différence à court terme est en revanche nette : CoWoS est disponible aujourd’hui, mais rationné ; l’EMIB-T doit fournir une alternative qualifiée à partir de 2027.

Unimicron et ASE deviennent des pièces stratégiques du puzzle

La pénurie crée des opportunités au-delà du duel entre TSMC et Intel. Unimicron travaille avec Intel et deux fournisseurs japonais sur les substrats destinés à l’EMIB-T. L’entreprise augmente également ses capacités de substrats ABF pour les GPU d’IA, les puces IA sur mesure et le calcul haute performance. Son défi ne consiste pas seulement à installer de nouvelles lignes : il faut aussi améliorer le rendement de substrats particulièrement grands et complexes.

ASE, spécialisé dans l’assemblage et le test externalisés des semi-conducteurs, peut de son côté absorber une partie des opérations d’assemblage et de test et profiter du report de la demande. Il ne constitue toutefois pas automatiquement un remplacement direct du flux CoWoS intégré de TSMC. Les transferts dépendent encore de la qualification des clients, de l’approvisionnement en interposeurs ou en couches RDL, de l’intégration de la HBM et des exigences de test.

La réponse de l’industrie devient ainsi plus distribuée. La capacité est recherchée auprès des fondeurs, des sous-traitants OSAT — pour outsourced semiconductor assembly and test —, des fabricants de substrats, des fournisseurs de mémoire et des producteurs de matériaux, plutôt que sur une seule ligne de packaging.

Quelles conséquences pour les infrastructures d’IA ?

L’effet immédiat est une livraison plus lente et moins prévisible des accélérateurs. Une pénurie de HBM ou de packaging avancé suffit à retarder un système complet, même lorsque les dies logiques sont disponibles. Cette situation favorise aussi les plus gros clients, qui disposent du pouvoir d’achat et de l’horizon de planification nécessaires pour réserver la capacité plusieurs mois ou années à l’avance.

Pour les opérateurs de centres de données, cela peut retarder l’installation de grappes destinées à l’entraînement des modèles et accroître la valeur des contrats d’approvisionnement à long terme. Pour les concepteurs de puces, changer de technologie de packaging n’est pas une simple question de trouver une ligne d’assemblage libre.

Il faut requalifier la conception autour d’une autre structure d’interconnexion, d’un autre substrat, d’une configuration HBM différente, d’une solution thermique adaptée et d’un nouveau flux de test. Une alternative théorique ne devient donc pas automatiquement une capacité industrielle disponible.

La pénurie se propage également à plusieurs composants voisins : mémoire HBM, substrats ABF, assemblage et test, matériaux de packaging et autres éléments connexes. En revanche, les informations disponibles ne permettent pas d’établir une pénurie chiffrée ni un choc de prix pour des secteurs non liés directement à l’IA. L’affirmation la mieux étayée est celle d’un effet d’éviction au sein de l’écosystème du backend des semi-conducteurs et de la mémoire, et non celle d’une perturbation mesurée de l’économie dans son ensemble.

À retenir

La saturation du CoWoS de TSMC est en train de modifier la carte concurrentielle du matériel d’IA. Elle pousse certaines opérations de packaging en aval vers Intel Malaysia, renforce le rôle stratégique d’ASE et des fabricants de substrats, et donne davantage de poids à l’EMIB-T comme deuxième voie de production.

Mais les éléments disponibles ne justifient pas encore le récit d’une prise de contrôle par Intel. CoWoS reste la solution de référence qualifiée pour la production actuelle. Les avantages annoncés de l’EMIB-T en matière de coût et de rendement du boîtier sont contrebalancés par le rendement encore incertain des substrats ABF et par une montée en production prévue en 2027.

La chaîne d’approvisionnement des puces IA se diversifie parce qu’elle y est contrainte — pas parce qu’un remplacement complet de TSMC fonctionnerait déjà à grande échelle.