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Intel EMIB-T face à TSMC CoWoS : une seconde source pour le packaging des puces IA
EMIB T remplace l’interposeur de silicium couvrant tout le boîtier par des ponts localisés et y ajoute des TSV pour une alimentation électrique verticale. La capacité CoWoS de TSMC a fortement progressé, d’environ 13 000 démarrages de wafers mensuels fin 2023 à 120 000–130 000 fin 2026 selon des estimations, mais le...
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Points clés à retenir
- EMIB T remplace l’interposeur de silicium couvrant tout le boîtier par des ponts localisés et y ajoute des TSV pour une alimentation électrique verticale.
- La capacité CoWoS de TSMC a fortement progressé, d’environ 13 000 démarrages de wafers mensuels fin 2023 à 120 000–130 000 fin 2026 selon des estimations, mais le déficit offre demande ne disparaîtrait pas.
- MediaTek est le signal d’adoption le plus clair, avec une stratégie parallèle CoWoS/EMIB T ; pour Google, Meta, Broadcom, Nvidia, SK hynix et Amazon, les informations publiques relèvent surtout de tests, d’évaluations...
- Le scénario le plus crédible pour Intel est le multi sourcing : devenir un fournisseur alternatif durable pour certains ASIC de cloud et accélérateurs IA riches en HBM, plutôt que déloger rapidement CoWoS.
Prompt IA
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Les très grands accélérateurs d’intelligence artificielle ne dépendent plus seulement de la gravure des puces de calcul. Leur assemblage avancé — celui qui relie les puces logiques à la mémoire HBM (High Bandwidth Memory, mémoire à très large bande passante) — est devenu une ressource stratégique.
C’est sur ce terrain qu’Intel positionne EMIB-T face à CoWoS de TSMC. L’objectif n’est pas, à court terme, de remplacer la technologie taïwanaise devenue la référence du marché. Il s’agit plutôt de proposer aux concepteurs de puces IA une seconde voie technique et industrielle quand les créneaux CoWoS sont rares.
CoWoS, EMIB et EMIB-T : ce qui les distingue
CoWoS : un vaste plan d’interconnexion sous les puces
Dans l’approche classique CoWoS-S (Chip-on-Wafer-on-Substrate), les puces de calcul et les empilements HBM reposent côte à côte sur un grand interposeur de silicium. Cet interposeur constitue un plan de câblage dense sous une large partie du boîtier et permet les connexions très larges exigées par les accélérateurs IA. 4
C’est une architecture éprouvée pour les systèmes HBM de grande taille. Mais elle mobilise beaucoup de silicium et dépend d’une chaîne de production spécialisée dans le packaging avancé.
La comparaison mérite toutefois une nuance : CoWoS n’est pas une architecture figée. CoWoS-L utilise un interposeur à couches de redistribution, ou RDL, avec des ponts de silicium localisés. L’opposition n’est donc pas simplement celle d’un « interposeur » contre son absence. 7
EMIB : du silicium uniquement aux endroits critiques
Avec EMIB (Embedded Multi-die Interconnect Bridge), Intel intègre de petits ponts de silicium dans le substrat organique du boîtier. Ils assurent des liaisons courtes et denses entre puces voisines, par exemple entre la logique et la HBM, tandis que les connexions moins denses passent par le substrat. 18
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L’idée est d’éviter un interposeur de silicium couvrant tout le package. Intel affirme que ces ponts intégrés localement peuvent offrir une option plus économique pour les liaisons logique-à-logique et logique-à-HBM, en adaptant le type de pont à l’interconnexion recherchée. 18
EMIB-T : des TSV pour acheminer l’alimentation verticalement
EMIB-T ajoute des TSV (through-silicon vias, vias traversant le silicium) dans le pont EMIB. Selon Intel, cette évolution répond au besoin grandissant d’une alimentation verticale avec un bruit électrique continu et alternatif limité dans les systèmes à forte densité de HBM. 18
En pratique, l’EMIB standard assure surtout les communications latérales à haute densité entre puces adjacentes. EMIB-T ajoute une route verticale plus directe pour l’alimentation électrique. Cette conception vise les besoins électriques des boîtiers plus grands et plus gourmands ; elle est également présentée comme un moyen de réduire la chute de tension par rapport au trajet d’alimentation antérieur. 18
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Pourquoi Intel voit une opportunité
L’enjeu est autant industriel que technique : la capacité de packaging CoWoS reste concentrée et fortement réservée.
Les estimations sectorielles placent la capacité CoWoS de TSMC à environ 13 000 démarrages de wafers par mois fin 2023, contre 120 000 à 130 000 fin 2026. 44 Cette progression est considérable, mais la demande IA s’est envolée simultanément. Des estimations relayées par TrendForce anticipaient ainsi un déficit entre l’offre et la demande ramené d’environ 20 % à mi-2026 à 10 % en fin d’année — une amélioration, pas un retour à l’équilibre.
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Nvidia détiendrait près de 60 % des allocations CoWoS, selon une estimation qui ne constitue pas une communication officielle de TSMC. Si ce chiffre est juste, il illustre l’intérêt d’une seconde source qualifiée pour les hyperscalers et les concepteurs de puces sur mesure. 30
Pour Intel, EMIB-T est donc davantage qu’une capacité de secours. C’est une promesse d’optionnalité dans la chaîne d’approvisionnement : qualifier une autre architecture de packaging pour de futures générations d’accélérateurs, et réduire l’exposition à un seul mode d’assemblage et à des capacités très contingentées.
Qui utilise ou évalue EMIB-T ?
Le niveau de preuve public varie fortement selon les entreprises. Il faut distinguer les signaux d’adoption, les évaluations techniques et les contrats de production confirmés.
| Entreprise ou programme | Situation rapportée publiquement | Ce que l’on peut raisonnablement en conclure |
|---|---|---|
| MediaTek | MediaTek aurait indiqué vouloir utiliser CoWoS et EMIB-T en parallèle pour un très grand ASIC IA sur mesure. |
C’est le signe d’adoption rapporté le plus solide, mais il s’agit d’une stratégie parallèle, non d’un remplacement de CoWoS. |
| Google TPU | Des informations fondées sur des sources non identifiées indiquent que Google a évalué le packaging d’Intel avec MediaTek pour une future TPU. Un autre article évoque une réservation chez Intel pour plus de 3 millions de TPU en 2028. |
Programme potentiellement majeur, mais Google n’a pas confirmé publiquement ces détails ni ces volumes. |
| Broadcom et Meta | Les deux groupes auraient envisagé un basculement complet ou partiel vers EMIB ; les puces d’inférence de Meta sont citées comme cible possible. |
Il faut y voir une évaluation ou un intérêt, pas une attribution de production rendue publique. |
| Nvidia | Des articles font état d’un intérêt pour des solutions alternatives, sans établir l’existence d’un programme EMIB-T public et engagé en volume. |
L’intérêt et les partenariats ne valent pas confirmation d’une adoption d’EMIB-T. |
| SK hynix | SK hynix testerait EMIB d’Intel pour l’intégration de HBM. |
Ces essais sont importants pour qualifier l’écosystème, mais ne constituent pas un engagement de production. |
| Amazon Trainium | Certaines sources évoquent des discussions ou un intérêt autour de la gamme Trainium d’Amazon. |
Les éléments publics ne suffisent pas à établir une attribution finalisée à EMIB-T pour Trainium 4. |
Cette prudence est essentielle : avant un déploiement à grande échelle, un package avancé doit être validé sur les performances électriques, la dissipation thermique, la fiabilité mécanique, les substrats, l’interopérabilité avec la HBM et les rendements de fabrication soutenus. Une évaluation client est un signal précoce, pas la preuve d’une production de masse.
Ce qu’impliquerait une montée en charge d’Intel en 2027
Des rapports associent l’expansion en volume d’EMIB-T à la période 2026-2027. 9
25 Si Intel atteint une échelle significative au second semestre 2027, son principal débouché pourrait intervenir après l’atténuation de la pénurie la plus aiguë de CoWoS.
Ce calendrier favorise le multi-sourcing, pas un changement brutal de plateforme :
- CoWoS reste solidement installé. Son écosystème, sa maturité industrielle et l’expérience accumulée par les clients en font une solution par défaut très robuste pour de nombreux grands designs IA.
- EMIB-T apporte une option distincte. Les ponts localisés réduisent la dépendance à un interposeur couvrant tout le package, tandis que les TSV ciblent les contraintes d’alimentation des grands boîtiers HBM.
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- Même un déficit réduit conserve un poids stratégique. Un écart de 10 % peut encore affecter les allocations et les calendriers de lancement des feuilles de route d’accélérateurs prévues sur plusieurs années.
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À retenir
À court terme, le succès le plus plausible d’Intel n’est pas de détrôner CoWoS sur l’ensemble du marché IA. Il serait plutôt de devenir une seconde source durable de packaging avancé pour une partie des accélérateurs très riches en HBM et des ASIC développés par les grands opérateurs de cloud.
L’argument d’EMIB-T est précis : remplacer l’interposeur de silicium couvrant tout le package par des ponts intégrés localement, puis ajouter une alimentation verticale via TSV pour répondre aux exigences électriques des générations suivantes. 18 Son avenir commercial dépendra moins des marques citées dans les rumeurs que des preuves de rendement, de qualification HBM, de fiabilité et d’une exécution répétable à haut volume.
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Quelle est la réponse courte à « Intel EMIB-T face à TSMC CoWoS : une seconde source pour le packaging des puces IA » ?
EMIB T remplace l’interposeur de silicium couvrant tout le boîtier par des ponts localisés et y ajoute des TSV pour une alimentation électrique verticale.
Quels sont les points clés à valider en premier ?
EMIB T remplace l’interposeur de silicium couvrant tout le boîtier par des ponts localisés et y ajoute des TSV pour une alimentation électrique verticale. La capacité CoWoS de TSMC a fortement progressé, d’environ 13 000 démarrages de wafers mensuels fin 2023 à 120 000–130 000 fin 2026 selon des estimations, mais le déficit offre demande ne disparaîtrait pas.
Que dois-je faire ensuite en pratique ?
MediaTek est le signal d’adoption le plus clair, avec une stratégie parallèle CoWoS/EMIB T ; pour Google, Meta, Broadcom, Nvidia, SK hynix et Amazon, les informations publiques relèvent surtout de tests, d’évaluations...