Qu'est-ce que la loi d'échelle Tau (τ) ?

La loi d'échelle Tau se propose de remplacer la loi de Moore, qui a historiquement consisté à entasser un nombre toujours plus grand de transistors, toujours plus petits, sur une surface plane de silicium. Le Tau (τ) change radicalement de perspective : il ne s'agit plus de minimiser la distance physique entre les transistors, mais de minimiser le temps nécessaire à un signal pour traverser une puce .

En optimisant le temps de transit du signal plutôt que la finesse de gravure, le cadre Tau vise à améliorer la densité fonctionnelle et la performance par watt à l'échelle du système dans son ensemble, en intégrant le transistor, l'interconnexion, le boîtier et la conception système . L'idée centrale est que les goulets d'étranglement des puces modernes sont souvent liés au déplacement des données, et pas seulement au nombre de transistors. Ce problème peut être abordé par l'innovation architecturale plutôt que par une photolithographie toujours plus fine .

LogicFolding : l'architecture 3D qui contourne l'EUV

LogicFolding est l'architecture silicium concrète construite sur les principes de la loi d'échelle Tau. Au lieu de disposer les circuits logiques d'une puce sur une seule couche plane, l'architecture les « replie » en deux ou trois couches empilées verticalement . Cette approche a deux effets clés :

1. Elle raccourcit les chemins de câblage. En déplaçant les circuits dans la troisième dimension, la distance physique que les signaux électriques doivent parcourir est considérablement réduite. Cela diminue les charges résistives-capacitives (RC) et améliore la vitesse globale ainsi que l'efficacité énergétique .
2. Elle intègre plus de transistors sans nœud de gravure plus fin. Huawei affirme que cette méthode d'empilement augmente la densité de transistors d'environ 55 % et améliore l'efficacité énergétique, sans nécessiter la précision subatomique des outils EUV .

Fait crucial, ces gains de densité ne dépendent pas d'une lithographie avancée. Les puces sont fabriquées avec des nœuds de procédé matures de classe 7 nm chez le fondeur chinois SMIC, en utilisant des systèmes de lithographie dans l'ultraviolet profond (DUV) existants, qui ne sont pas bloqués par les contrôles actuels des exportations américaines . L'entreprise déclare avoir déjà produit en série 381 modèles de puces en six ans en utilisant les techniques de co-optimisation fondamentales que LogicFolding étend aujourd'hui .

La feuille de route : d'une puce Kirin en 2026 à un équivalent 1,4 nm en 2031

Huawei a présenté une feuille de route concrète en deux étapes :

• Fin 2026 : La première puce LogicFolding commerciale sera intégrée à un système sur une puce (SoC) Kirin, probablement pour la série Mate 90, avec une conception à double couche. Cette puce devrait atteindre une densité de transistors de 238 MTr/mm², un chiffre qui la place à peu près au niveau des performances du nœud de classe 3 nm de TSMC . Les premières affirmations de performance incluent une fréquence d'horloge maximale de 3,1 GHz et une amélioration de 40 % de l'efficacité des cœurs de puissance .
• D'ici 2031 : Huawei prévoit d'introduire une conception LogicFolding à trois couches qui atteindra une densité de transistors équivalente à un procédé de classe 1,4 nm, une cible que TSMC lui-même vise pour 2028 .

La réponse de Jensen Huang : une évaluation contradictoire de la menace

Le PDG de Nvidia, Jensen Huang, a réagi à la présentation de Huawei par un message en deux temps qui a évolué au cours des jours suivants.

Juste avant la conférence ISCAS, Huang avait déjà reconnu la domination de Huawei sur un segment de marché important. Il avait déclaré à CNBC que les restrictions à l'exportation américaines rendaient la concurrence impossible pour Nvidia, affirmant que l'entreprise a « largement cédé » le marché chinois des puces IA à Huawei .

Sur la question directe de savoir si LogicFolding représentait une menace pour le leadership de TSMC en tant que fondeur, sa position publique s'est durcie puis adoucie. Les premiers rapports suggéraient que Huang considérait la capacité de Huawei à obtenir des performances IA compétitives sur des nœuds matures de 7 nm comme une « menace sérieuse » pour le modèle économique qui repose sur le besoin constant des clients d'utiliser le tout dernier nœud de gravure .

Cependant, quelques jours plus tard, le 29 mai 2026, Huang a livré un verdict plus dédaigneux aux journalistes à Taipei. « C'est une percée pour Huawei, mais ce n'est pas une menace pour TSMC », a-t-il déclaré. « Cela fait combien de temps que TSMC utilise l'empilement de puces et le boîtier 3D ? Presque 10 ans. La technologie de TSMC est donc très avancée. » .

Vérification des faits : les bémols derrière le battage médiatique

Malgré toute son audace stratégique, la vision de Huawei comporte des astérisques significatifs, cruciaux pour une analyse équilibrée.

• Les affirmations de Huawei ne sont pas vérifiées. Le gain de densité de transistors de 55 % annoncé est un chiffre interne qui n'a pas été confirmé de manière indépendante par des cabinets d'analyse de puces tiers . L'entreprise décrit une densité « équivalente à 1,4 nm » obtenue par l'architecture, et non un nœud lithographique de 1,4 nm.
• Les défis thermiques et de rendement sont réels. L'empilement de couches logiques génère beaucoup plus de chaleur dans un volume plus réduit, et garantir une fabrication sans défaut sur plusieurs couches empilées est notoirement difficile. Les analystes de l'industrie préviennent que ces facteurs pourraient limiter la viabilité commerciale et les performances des puces logiques 3D à grande échelle .
• La « densité équivalente » est nuancée. Huawei ne prétend pas graver des transistors à une échelle de 1,4 nm. L'entreprise vise plutôt à intégrer un nombre fonctionnellement équivalent de transistors dans une zone donnée en construisant vers le haut. Cette distinction est importante pour les comparaisons de puissance, de chaleur et de coût avec les puces monolithiques sur des nœuds avancés .

En résumé, Huawei a proposé un manuel de l'ère post-loi de Moore qui recadre la course aux semi-conducteurs autour d'une conception 3D intelligente plutôt que d'une suprématie lithographique pure. Si la puce Kirin de 2026 sera un premier test décisif, l'objectif ultime de 2031 reste un pari à long terme qui dépend de la résolution des problèmes physiques extrêmes liés à l'empilement logique en 3D.

Qu'est-ce que la loi d'échelle Tau (τ) ?

La loi d'échelle Tau se propose de remplacer la loi de Moore, qui a historiquement consisté à entasser un nombre toujours plus grand de transistors, toujours plus petits, sur une surface plane de silicium. Le Tau (τ) change radicalement de perspective : il ne s'agit plus de minimiser la distance physique entre les transistors, mais de minimiser le temps nécessaire à un signal pour traverser une puce .

En optimisant le temps de transit du signal plutôt que la finesse de gravure, le cadre Tau vise à améliorer la densité fonctionnelle et la performance par watt à l'échelle du système dans son ensemble, en intégrant le transistor, l'interconnexion, le boîtier et la conception système . L'idée centrale est que les goulets d'étranglement des puces modernes sont souvent liés au déplacement des données, et pas seulement au nombre de transistors. Ce problème peut être abordé par l'innovation architecturale plutôt que par une photolithographie toujours plus fine .

LogicFolding : l'architecture 3D qui contourne l'EUV

LogicFolding est l'architecture silicium concrète construite sur les principes de la loi d'échelle Tau. Au lieu de disposer les circuits logiques d'une puce sur une seule couche plane, l'architecture les « replie » en deux ou trois couches empilées verticalement . Cette approche a deux effets clés :

1. Elle raccourcit les chemins de câblage. En déplaçant les circuits dans la troisième dimension, la distance physique que les signaux électriques doivent parcourir est considérablement réduite. Cela diminue les charges résistives-capacitives (RC) et améliore la vitesse globale ainsi que l'efficacité énergétique .
2. Elle intègre plus de transistors sans nœud de gravure plus fin. Huawei affirme que cette méthode d'empilement augmente la densité de transistors d'environ 55 % et améliore l'efficacité énergétique, sans nécessiter la précision subatomique des outils EUV .

Fait crucial, ces gains de densité ne dépendent pas d'une lithographie avancée. Les puces sont fabriquées avec des nœuds de procédé matures de classe 7 nm chez le fondeur chinois SMIC, en utilisant des systèmes de lithographie dans l'ultraviolet profond (DUV) existants, qui ne sont pas bloqués par les contrôles actuels des exportations américaines . L'entreprise déclare avoir déjà produit en série 381 modèles de puces en six ans en utilisant les techniques de co-optimisation fondamentales que LogicFolding étend aujourd'hui .

La feuille de route : d'une puce Kirin en 2026 à un équivalent 1,4 nm en 2031

Huawei a présenté une feuille de route concrète en deux étapes :

• Fin 2026 : La première puce LogicFolding commerciale sera intégrée à un système sur une puce (SoC) Kirin, probablement pour la série Mate 90, avec une conception à double couche. Cette puce devrait atteindre une densité de transistors de 238 MTr/mm², un chiffre qui la place à peu près au niveau des performances du nœud de classe 3 nm de TSMC . Les premières affirmations de performance incluent une fréquence d'horloge maximale de 3,1 GHz et une amélioration de 40 % de l'efficacité des cœurs de puissance .
• D'ici 2031 : Huawei prévoit d'introduire une conception LogicFolding à trois couches qui atteindra une densité de transistors équivalente à un procédé de classe 1,4 nm, une cible que TSMC lui-même vise pour 2028 .

La réponse de Jensen Huang : une évaluation contradictoire de la menace

Le PDG de Nvidia, Jensen Huang, a réagi à la présentation de Huawei par un message en deux temps qui a évolué au cours des jours suivants.

Juste avant la conférence ISCAS, Huang avait déjà reconnu la domination de Huawei sur un segment de marché important. Il avait déclaré à CNBC que les restrictions à l'exportation américaines rendaient la concurrence impossible pour Nvidia, affirmant que l'entreprise a « largement cédé » le marché chinois des puces IA à Huawei .

Sur la question directe de savoir si LogicFolding représentait une menace pour le leadership de TSMC en tant que fondeur, sa position publique s'est durcie puis adoucie. Les premiers rapports suggéraient que Huang considérait la capacité de Huawei à obtenir des performances IA compétitives sur des nœuds matures de 7 nm comme une « menace sérieuse » pour le modèle économique qui repose sur le besoin constant des clients d'utiliser le tout dernier nœud de gravure .

Cependant, quelques jours plus tard, le 29 mai 2026, Huang a livré un verdict plus dédaigneux aux journalistes à Taipei. « C'est une percée pour Huawei, mais ce n'est pas une menace pour TSMC », a-t-il déclaré. « Cela fait combien de temps que TSMC utilise l'empilement de puces et le boîtier 3D ? Presque 10 ans. La technologie de TSMC est donc très avancée. » .

Vérification des faits : les bémols derrière le battage médiatique

Malgré toute son audace stratégique, la vision de Huawei comporte des astérisques significatifs, cruciaux pour une analyse équilibrée.

• Les affirmations de Huawei ne sont pas vérifiées. Le gain de densité de transistors de 55 % annoncé est un chiffre interne qui n'a pas été confirmé de manière indépendante par des cabinets d'analyse de puces tiers . L'entreprise décrit une densité « équivalente à 1,4 nm » obtenue par l'architecture, et non un nœud lithographique de 1,4 nm.
• Les défis thermiques et de rendement sont réels. L'empilement de couches logiques génère beaucoup plus de chaleur dans un volume plus réduit, et garantir une fabrication sans défaut sur plusieurs couches empilées est notoirement difficile. Les analystes de l'industrie préviennent que ces facteurs pourraient limiter la viabilité commerciale et les performances des puces logiques 3D à grande échelle .
• La « densité équivalente » est nuancée. Huawei ne prétend pas graver des transistors à une échelle de 1,4 nm. L'entreprise vise plutôt à intégrer un nombre fonctionnellement équivalent de transistors dans une zone donnée en construisant vers le haut. Cette distinction est importante pour les comparaisons de puissance, de chaleur et de coût avec les puces monolithiques sur des nœuds avancés .

En résumé, Huawei a proposé un manuel de l'ère post-loi de Moore qui recadre la course aux semi-conducteurs autour d'une conception 3D intelligente plutôt que d'une suprématie lithographique pure. Si la puce Kirin de 2026 sera un premier test décisif, l'objectif ultime de 2031 reste un pari à long terme qui dépend de la résolution des problèmes physiques extrêmes liés à l'empilement logique en 3D.