Samsungin vertikaalinen loikka: sisällä maailman ensimmäinen 3D-pinottu transistori, jossa on ennätyksellinen 42 nm:n hilaväli

Samsung on mullistanut tavan, jolla ajattelemme logiikkatransistorin rakenteesta, ja puolijohdemaailma on pannut merkille. Yhtiön Semiconductor R&D Center esitteli vuoden 2026 VLSI Symposiumissa teollisuuden ensimmäisen toimivan 3D-pinotun kenttävaikutustransistorin (3DSFET), ja ansaitsi konferenssin himoitun Best Paper -palkinnon yli 1 000:n työn joukosta . Kyse ei ole vain pienestä parannuksesta skaalauksessa – tämä on paradigman muutos vaakatasosta pystytasoon, mikä lupaa murtaa fyysiset seinät, jotka ovat uhkaavasti lähestyneet perinteistä sirumuotoilua.

Saavutuksen ytimessä on ennätyksellinen 42 nanometrin hilaväli (gate pitch), mittayksikkö, joka kuvaa yksittäisen transistorin vaakasuuntaista leveyttä. Teollisuuden aiempi vertailuarvo oli 48 nm, joten tämä on merkittävä harppaus tiheydessä . Vielä tärkeämpää on, että Samsung saavutti tämän ei tekemällä perinteistä transistoria pienemmäksi, vaan rakentamalla sen ylöspäin.

Pakotie vaakasuorasta umpikujasta

Vuosikymmenten ajan logiikkapiirien kehitys on ollut tarina transistorien mittojen kutistamisesta, jotta samalle piipinta-alalle saataisiin mahdutettua enemmän laskentatehoa. Tämä vaakasuora skaalaus on kuitenkin törmännyt perustavanlaatuiseen pullonkaulaan. Kun vierekkäin sijoitetut N-tyypin (NMOS) ja P-tyypin (PMOS) transistorit tuodaan hyvin lähelle toisiaan, tarvitaan fyysinen eristekerros estämään sähköiset häiriöt. Tätä eristekerrosta ei voi ohentaa loputtomasti ilman riskiä ylikuulumisesta ja suorituskyvyn heikkenemisestä, mikä asettaa käytännössä kovan rajan sille, kuinka tiiviisti transistoreita voidaan pakata .

Samsungin innovaatio kiertää ongelman kokonaan. Sen sijaan, että NMOS- ja PMOS-transistorit asetettaisiin vierekkäin, uusi 3DSFET-arkkitehtuuri pinoaa ne pystysuunnassa. Tämä tarkoittaa, että kriittisestä eristekerroksesta näiden kahden transistorityypin välillä tulee pystysuuntainen rakenne, joka ei kuluta lainkaan ylimääräistä pinta-alaa piirillä. Teoriassa tämä lähestymistapa voi kaksinkertaistaa transistoritiheyden samalla piipinta-alalla ilman vaakasuoran eristyksen asettamia rajoituksia .

Innovaation ydin: kolminkertaiset nanoputket ja 42 nm:n ennätys

Tämän vertikaalisen vision käytännön toteutus on materiaalitieteen ja tarkkuustekniikan taidonnäyte. Samsungin tiimi ei ainoastaan pinonnut kahta yksinkertaista transistoria päällekkäin. Heidän 3DSFET:nsä käyttää kolminkertaisia nanoputkikanavia (triple-stacked nanosheet channels) sekä ylemmässä (P-tyyppi) että alemmassa (N-tyyppi) transistorissa, eli yhteensä kuutta nanoputkea yhdellä piikiekolla. Tämä on suurin koskaan demonstroitu määrä pinottuja nanoputkia 3D-pinotussa FET- tai täydentävässä FET-rakenteessa (CFET) . Nanoputkiarkkitehtuuri tarjoaa jo itsessään erinomaisen sähköstaattisen hallinnan virrasta, ja sen yhdistäminen vertikaaliseen pinontaan luo tehokkaan synergian suorituskyvyn ja virrankulutuksen hallintaan.

Saavuttaakseen tämän insinöörien oli ratkaistava sähköisen eristyksen kriittinen haaste. Pystysuunnassa vierekkäiset transistorit vaativat täydellisen eristävän esteen toimiakseen itsenäisesti. Tiimi esitteli korkealaatuisen väli-eristekerroksen (intermediate dielectric layer) ylemmän ja alemman laitteen välillä. Tämä vertikaalinen eriste on avain, joka mahdollistaa tiiviin integraation, eliminoiden ylikuulumisen, joka muuten tekisi rakenteesta toimimattoman .

Tuloksena on täysin toimiva laite, jonka hilaväli on 42 nm – pienin julkisessa tiedossa oleva. Wookhyun Kwon, Samsungin Logic TD -tiimin asiantuntija, selvensi, että vaikka aiemmassa tutkimuksessa on raportoitu pienempiä dimensioita, 42 nm:n luku on pienin, mikä on koskaan saavutettu fyysisesti toteutetussa transistorirakenteessa .

Palkittu validointi tiedeyhteisöltä

Tämän työn merkityksen tunnusti välittömästi akateeminen ja teollinen yhteisö VLSI Symposiumissa, joka on yksi maailman kolmesta arvostetuimmasta puolijohdekonferenssista (muut ovat IEDM ja ISSCC). Artikkeli, jonka otsikko oli "First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications" ja jonka kirjoittivat Donghoon Hwang kollegoineen, sai arvostelupisteiksi 8,29 asteikolla 0–10, mikä oli korkein kaikista lähetetyistä töistä . Tämä poikkeuksellinen tulos toi sille sekä parhaan paperin palkinnon (Best Paper Award) että nimeämisen symposiumin teknologian kohokohdaksi (Technology Highlight) .

Tulevaisuuden tie tekoäly- ja HPC-piireille

Samsung visioi 3DSFET-arkkitehtuurin olevan perustava teknologia korkean suorituskyvyn logiikkapuolijohteiden tulevaisuudelle, erityisesti kohdistettuna seuraavan sukupolven tekoälyn (AI) ja suurteholaskennan (HPC) äärimmäisiin vaatimuksiin, joissa transistoritiheys on kriittinen suorituskyvyn vipuvarsi .

On kuitenkin tärkeää nähdä tämä monumentaalisena konseptintodistuksena eikä tuotejulkistuksena. Työ on tällä hetkellä demonstraatiovaiheessa. Samsungin Logic TD -tiimi on todennut jatkavansa tutkimusta tavoitteenaan lopullinen kaupallistaminen, mutta mitään volyymituotannon aikataulua ei ole määritelty. Merkittävää kehitystyötä tarvitaan vielä, jotta tämä yksittäisen laitteen demonstraatio voidaan muuttaa korkean saannon, massavalmistettavaksi prosessiksi . Pitkästä tiestä huolimatta Samsung on antanut konkreettisen ja validoidun vastauksen kysymykseen siitä, mitä tulee nanoputkiajan (nanosheet era) jälkeen: suunta on ylöspäin.