Vielä silmiinpistävämpi on paikallinen metalliväli. SMIC N+3 saavutti minimissään 32,5 nanometrin metallivälin (M0), joka on noin 10 prosenttia tiukempi kuin Intelin 18A-prosessilla valmistetuissa Panther Lake -suorittimissa oleva 36 nanometrin väli . SemiAnalysis kiirehtii kuitenkin huomauttamaan, että kyseessä on tarkoin valikoitu mittari, eikä se edusta kokonaisvaltaista prosessien tasaveroisuutta .
Kaikki tämä tehtiin ilman EUV-litografialaitteita, turvautuen äärimmäisen aggressiiviseen syvän ultraviolettivalon (DUV) monikuviointiin ja suunnittelun ja valmistustekniikan yhteisoptimointiin (DTCO) . Tulos on todellinen insinöörityön taidonnäyte, mutta SemiAnalysis korostaa sen hintaa: valtavaa prosessin monimutkaisuutta, alhaisempia saantoja ja merkittäviä kustannuksia, jotka estävät N+3:a vastaamasta TSMC:n N6:n kypsyyteen tai kustannustehokkuuteen . Raportti kuvaakin N+3:a johdonmukaisesti SMIC:n kolmannen sukupolven 7 nanometrin luokan prosessina, ei aitona 5 nanometrin solmuna . Myös arvostetun TechInsights-yrityksen joulukuussa 2025 tekemä purku vahvisti samankaltaiset johtopäätökset: N+3 on tiheydeltään noin 6 nanometrin luokkaa, eikä yllä TSMC:n ja Samsungin todellisten 5 nanometrin solmujen tasolle .
SemiAnalysisin suorituskykyvertailu asettaa Kirin 9030 Pron noin kolme vuotta nykyisten huippuluokan järjestelmäpiirien (SoC) taakse – ja monessa tapauksessa ero näyttää vielä suuremmalta .
Suoritin (CPU)
Grafiikkasuoritin (GPU)
Energiatehokkuus
Energiatehokkuudessa ero on vielä raaempaa kuin raa'assa suorituskyvyssä. SemiAnalysis nostaa esiin karun vertailun: Applen energiatehokas pieniydin tarjoaa 20 prosenttia enemmän laskentatehoa kuluttaen samalla noin yhden watin, kun Huawein pääydin kuluttaa 4,5 wattia . SemiAnalysisin mukaan syypää ei ole suunnitteluosaaminen – Huawein ydinsuunnittelu on lähellä viime sukupolven alan huippuja – vaan valmistustekninen vaje. Apple ja Qualcomm käyttävät TSMC:n edistyneitä N4- ja N3P-prosesseja, jotka tarjoavat perustavanlaatuisen edun jännite-taajuuskäyrässä. SMIC ei pysty vastaamaan tähän etuun pelkällä DUV-pohjaisella N+3-prosessillaan .
SemiAnalysis asemoi Huawein LogicFolding-hankkeen suorana strategisena vastauksena EUV-litografian puutteeseen – siirtymänä pois perinteisestä transistorien kutistamisesta kohti 3D-pinoamista ensisijaisena skaalausvektorina . Huawei julkisti arkkitehtuurin yksityiskohtaisesti IEEE:n ISCAS 2026 -konferenssissa Shanghaissa 25. toukokuuta 2026 .
Tau (τ) -skaalauslaki
Huawein puolijohdeosaston johtaja He Tingbo esitteli Tau-skaalauslain vaihtoehtona Mooren laille. Geometrisen transistoriskaalauksen sijaan keskitytään signaalin läpikulkuajan lyhentämiseen vertikaalisen integraation ja tiukempien sirujen välisten liitäntöjen avulla .
LogicFolding-arkkitehtuuri
LogicFolding pinoaa digitaalisia, analogisia ja muistipiirejä aktiivisiksi kerroksiksi vertikaalisesti käyttäen edistynyttä hybridibondaus-tekniikkaa lyhentääkseen kriittisiä reittejä sirun sisällä . Huawei väittää tämän tuovan 55 prosentin parannuksen transistoritiheyteen ja 41 prosentin parannuksen energiatehokkuuteen kiinteällä valmistussolmulla . Yhtiön mukaan se on jo massatuottanut 381 tähän periaatteeseen pohjautuvaa sirua viimeisen kuuden vuoden aikana .
Tulevaisuuden tiekartassa tähdätään 1,4 nanometrin luokan massatuotantoon vuoteen 2031 mennessä – ilman EUV-laitteita . Seuraava, syksyllä 2026 saapuva Kirin 2026 -siru tavoittelee jo noin 238 MTr/mm² tiheyttä, mikä vastaa Intelin 18A-prosessia, ja sen suorituskykyisimmän ytimen kellotaajuudeksi kaavaillaan 3,1 GHz:iä . Tätä seuraavina vuosina (2027–2029) taajuudet on tarkoitus nostaa asteittain aina 3,97 GHz:iin saakka . SemiAnalysis on huomauttanut, että Huawein hybridibondauksen väli on jo 1,5 mikrometriä vuonna 2026 ja kutistuu 1 mikrometriin seuraavana vuonna, mikä tekee siitä 16–36 kertaa tiheämmän kuin kilpailijoiden vastaavat ratkaisut .
Mutta varoituksen sana...
SemiAnalysis huomauttaa, että Huawein oma tekninen artikkeli vihjaa, että tiheämpi 3D LogicFolding Ascend AI -kiihdytinlinjaan saattaa lipsua noin vuoteen 2030, ja lähivuosien tekoälypiirit pysyvät 2.5D-paketoinnissa ja piipienoissa (chiplets) . Tämä luo jakautuneen aikajanan: kuluttajille suunnatut Kirin-järjestelmäpiirit testaavat LogicFolding-arkkitehtuuria ensin, kun taas huippuluokan tekoälypiirit seuraavat useita vuosia perässä . Purkuraportti varoittaa, että vaikka N+3:n yksittäiset mittarit ovat vaikuttavia, perustavanlaatuinen prosessivaje on edelleen suuri, mikä tekee LogicFoldingista välttämättömän mutta todistamattoman uhkapelin pitkällä aikavälillä .