¿Qué construyeron exactamente?

El equipo demostró dos tipos de dispositivos complementarios, usando diferentes materiales de canal atómicamente delgados :

• nFET construidos con MoS₂ (disulfuro de molibdeno) como canal.
• pFET construidos con WS₂ (disulfuro de tungsteno) o WSe₂ (diseleniuro de tungsteno).

Todos los dispositivos se fabricaron en la misma oblea de silicio de 300 mm utilizando un flujo de integración escalable compatible con el procesamiento de etapas posteriores (back-end) . La elección de materiales de tungsteno para los pFET es especialmente notable, ya que Imec había reportado previamente un rendimiento récord en este tipo de transistores usando monocapas de WSe₂ en la conferencia IEDM 2025, logrando corrientes de activación de hasta 690µA/µm .

La cifra clave: 50 nm de paso de poli contactado

La métrica estrella es el CPP de 50 nm alcanzado tanto para los dispositivos nFET como pFET . En la fabricación de chips, el paso de poli contactado es una de las medidas más críticas de la densidad de un transistor y un indicador directo de cuán agresivamente se puede escalar un proceso lógico.

Para ponerlo en perspectiva: los nodos de silicio de vanguardia actuales operan con pasos inferiores a 50 nm. Demostrar transistores de material 2D a 50 nm de CPP en obleas de 300 mm prueba que estos materiales exóticos pueden jugar en la misma liga, y no solo en diminutas muestras de investigación, sino en el mismo formato de oblea usado en las fábricas de alto volumen .

Tres hitos en un solo flujo de integración

El trabajo conjunto logró tres resultados específicos y medibles que marcan un claro avance sobre investigaciones anteriores con materiales 2D :

1. Primeros dispositivos nFET y pFET escalados del mundo a 50 nm de CPP en obleas de 300 mm.
2. Ambas polaridades de transistor mostraron una corriente de fuga (Ioff) extremadamente baja a voltaje de puerta cero (Vg=0V).
3. El rendimiento del pFET con canales de WSe₂ se acercó a los niveles de los dispositivos de laboratorio que habían establecido récords, validando que el enfoque de integración preserva la calidad del material.

Además, el método de integración de tipo CMOS logró hasta un 94% de transistores operativos (definidos como Imax/Imin superior a 10⁵) a lo largo de la oblea, confirmando que el proceso es tanto robusto como estable .

El proceso que lo hizo posible

¿Qué permitió este salto del laboratorio a la fábrica? El consorcio desarrolló un novedoso enfoque de integración diseñado específicamente para los dicalcogenuros de metales de transición (TMD, por sus siglas en inglés), la clase de materiales 2D usados para los canales de los transistores . El flujo incluye varios módulos de proceso clave para la viabilidad industrial :

• Litografía EUV (ultravioleta extrema) para modelar las diminutas estructuras necesarias para un paso de 50 nm.
• Técnicas de transferencia de material TMD adecuadas para obleas completas.
• Integración de dieléctricos de alta constante (high-k) para los apilamientos de puerta.
• Aislamiento de canal y pasos avanzados de planarización químico-mecánica (CMP).

Esta combinación de herramientas estándar de proceso de semiconductores con un manejo personalizado para materiales 2D es lo que convierte el resultado en un auténtico avance de fabricación y no solo en una demostración de ciencia de materiales.

Dos barreras derribadas a la vez

Para que los transistores 2D pudieran algún día reemplazar al silicio en los chips lógicos, la industria debía superar dos desafíos fundamentales . Primero, construir un flujo de integración completo que funcione en obleas de 300 mm —el estándar de la producción moderna de chips—. Segundo, que ese flujo sirviera tanto para dispositivos tipo n como tipo p a las mismas dimensiones ajustadas, ya que la lógica CMOS requiere pares complementarios.

El trabajo de ASML-TSMC-Imec supera ambos obstáculos en una sola demostración. Al combinar la larga trayectoria de investigación de Imec en dispositivos basados en TMD con las capacidades litográficas de ASML y la experiencia en manufactura de TSMC, el grupo demostró que los transistores de material 2D pueden fabricarse, a escala, con el paso necesario para los futuros nodos lógicos .

¿Dónde encaja esto en la hoja de ruta post-silicio?

Esto no es un experimento aislado. Es la culminación de un largo arco de progreso sostenido en toda la industria.

Imec comenzó a trabajar en la integración de materiales FET 2D en 300 mm ya en 2018, cuando demostró por primera vez el crecimiento directo por MOCVD (deposición química de vapor con precursores metalorgánicos) de WS₂ en obleas de tamaño completo . En 2019, el centro de investigación mostró transistores de MoS₂ ultra-escalados con longitudes de canal de hasta 30 nm . Para 2020, Imec introdujo formalmente los materiales 2D en su hoja de ruta de escalado lógico, proyectando su introducción a partir del nodo A7 en adelante .

Más recientemente, Intel Foundry e Imec demostraron por separado una integración compatible con fábricas de 300 mm de módulos críticos para FET 2D, incluyendo contactos de fuente/drenador y apilamientos de puerta, en IEDM 2025 . En esa misma conferencia, la colaboración de Imec con TSMC produjo un rendimiento récord en pFET sobre canales de WSe₂, sentando las bases materiales para el avance de 2026 .

El resultado de ASML-TSMC-Imec publicado en junio de 2026 une todos estos hilos en una sola demostración completa de transistores 2D complementarios a un paso relevante para la fabricación en obleas de producción. Se espera que el esquema de integración sea aplicable no solo a los materiales TMD usados en este trabajo —MoS₂, WS₂ y WSe₂— sino también a otros materiales de canal 2D .

Lo que viene a continuación

El avance se dio a conocer en la ponencia T1.3 del simposio VLSI 2026, titulada “Primera ruta de integración habilitada con EUV para transistores NMOS y PMOS de paso de 50 nm con canal de materiales 2D desde una fábrica de 300 mm” . Si bien las características del dispositivo son prometedoras, esto sigue siendo una demostración de investigación, no un producto comercial. El rendimiento y la fiabilidad aún deben probarse a pasos más ajustados, y la industria todavía no se ha estandarizado en la pila exacta de materiales 2D para los nodos futuros.

Pero la importancia es clara: por primera vez, la industria de los semiconductores tiene una prueba tangible de que los transistores 2D pueden seguir el mismo camino de manufactura que el silicio. La carrera por la lógica post-silicio acaba de volverse real.

¿Qué construyeron exactamente?

El equipo demostró dos tipos de dispositivos complementarios, usando diferentes materiales de canal atómicamente delgados :

• nFET construidos con MoS₂ (disulfuro de molibdeno) como canal.
• pFET construidos con WS₂ (disulfuro de tungsteno) o WSe₂ (diseleniuro de tungsteno).

Todos los dispositivos se fabricaron en la misma oblea de silicio de 300 mm utilizando un flujo de integración escalable compatible con el procesamiento de etapas posteriores (back-end) . La elección de materiales de tungsteno para los pFET es especialmente notable, ya que Imec había reportado previamente un rendimiento récord en este tipo de transistores usando monocapas de WSe₂ en la conferencia IEDM 2025, logrando corrientes de activación de hasta 690µA/µm .

La cifra clave: 50 nm de paso de poli contactado

La métrica estrella es el CPP de 50 nm alcanzado tanto para los dispositivos nFET como pFET . En la fabricación de chips, el paso de poli contactado es una de las medidas más críticas de la densidad de un transistor y un indicador directo de cuán agresivamente se puede escalar un proceso lógico.

Para ponerlo en perspectiva: los nodos de silicio de vanguardia actuales operan con pasos inferiores a 50 nm. Demostrar transistores de material 2D a 50 nm de CPP en obleas de 300 mm prueba que estos materiales exóticos pueden jugar en la misma liga, y no solo en diminutas muestras de investigación, sino en el mismo formato de oblea usado en las fábricas de alto volumen .

Tres hitos en un solo flujo de integración

El trabajo conjunto logró tres resultados específicos y medibles que marcan un claro avance sobre investigaciones anteriores con materiales 2D :

1. Primeros dispositivos nFET y pFET escalados del mundo a 50 nm de CPP en obleas de 300 mm.
2. Ambas polaridades de transistor mostraron una corriente de fuga (Ioff) extremadamente baja a voltaje de puerta cero (Vg=0V).
3. El rendimiento del pFET con canales de WSe₂ se acercó a los niveles de los dispositivos de laboratorio que habían establecido récords, validando que el enfoque de integración preserva la calidad del material.

Además, el método de integración de tipo CMOS logró hasta un 94% de transistores operativos (definidos como Imax/Imin superior a 10⁵) a lo largo de la oblea, confirmando que el proceso es tanto robusto como estable .

El proceso que lo hizo posible

¿Qué permitió este salto del laboratorio a la fábrica? El consorcio desarrolló un novedoso enfoque de integración diseñado específicamente para los dicalcogenuros de metales de transición (TMD, por sus siglas en inglés), la clase de materiales 2D usados para los canales de los transistores . El flujo incluye varios módulos de proceso clave para la viabilidad industrial :

• Litografía EUV (ultravioleta extrema) para modelar las diminutas estructuras necesarias para un paso de 50 nm.
• Técnicas de transferencia de material TMD adecuadas para obleas completas.
• Integración de dieléctricos de alta constante (high-k) para los apilamientos de puerta.
• Aislamiento de canal y pasos avanzados de planarización químico-mecánica (CMP).

Esta combinación de herramientas estándar de proceso de semiconductores con un manejo personalizado para materiales 2D es lo que convierte el resultado en un auténtico avance de fabricación y no solo en una demostración de ciencia de materiales.

Dos barreras derribadas a la vez

Para que los transistores 2D pudieran algún día reemplazar al silicio en los chips lógicos, la industria debía superar dos desafíos fundamentales . Primero, construir un flujo de integración completo que funcione en obleas de 300 mm —el estándar de la producción moderna de chips—. Segundo, que ese flujo sirviera tanto para dispositivos tipo n como tipo p a las mismas dimensiones ajustadas, ya que la lógica CMOS requiere pares complementarios.

El trabajo de ASML-TSMC-Imec supera ambos obstáculos en una sola demostración. Al combinar la larga trayectoria de investigación de Imec en dispositivos basados en TMD con las capacidades litográficas de ASML y la experiencia en manufactura de TSMC, el grupo demostró que los transistores de material 2D pueden fabricarse, a escala, con el paso necesario para los futuros nodos lógicos .

¿Dónde encaja esto en la hoja de ruta post-silicio?

Esto no es un experimento aislado. Es la culminación de un largo arco de progreso sostenido en toda la industria.

Imec comenzó a trabajar en la integración de materiales FET 2D en 300 mm ya en 2018, cuando demostró por primera vez el crecimiento directo por MOCVD (deposición química de vapor con precursores metalorgánicos) de WS₂ en obleas de tamaño completo . En 2019, el centro de investigación mostró transistores de MoS₂ ultra-escalados con longitudes de canal de hasta 30 nm . Para 2020, Imec introdujo formalmente los materiales 2D en su hoja de ruta de escalado lógico, proyectando su introducción a partir del nodo A7 en adelante .

Más recientemente, Intel Foundry e Imec demostraron por separado una integración compatible con fábricas de 300 mm de módulos críticos para FET 2D, incluyendo contactos de fuente/drenador y apilamientos de puerta, en IEDM 2025 . En esa misma conferencia, la colaboración de Imec con TSMC produjo un rendimiento récord en pFET sobre canales de WSe₂, sentando las bases materiales para el avance de 2026 .

El resultado de ASML-TSMC-Imec publicado en junio de 2026 une todos estos hilos en una sola demostración completa de transistores 2D complementarios a un paso relevante para la fabricación en obleas de producción. Se espera que el esquema de integración sea aplicable no solo a los materiales TMD usados en este trabajo —MoS₂, WS₂ y WSe₂— sino también a otros materiales de canal 2D .

Lo que viene a continuación

El avance se dio a conocer en la ponencia T1.3 del simposio VLSI 2026, titulada “Primera ruta de integración habilitada con EUV para transistores NMOS y PMOS de paso de 50 nm con canal de materiales 2D desde una fábrica de 300 mm” . Si bien las características del dispositivo son prometedoras, esto sigue siendo una demostración de investigación, no un producto comercial. El rendimiento y la fiabilidad aún deben probarse a pasos más ajustados, y la industria todavía no se ha estandarizado en la pila exacta de materiales 2D para los nodos futuros.

Pero la importancia es clara: por primera vez, la industria de los semiconductores tiene una prueba tangible de que los transistores 2D pueden seguir el mismo camino de manufactura que el silicio. La carrera por la lógica post-silicio acaba de volverse real.