TSMC CoWoS alcanza el 99% de rendimiento y traslada el cuello de botella de la IA a la memoria HBM y los sustratos ABF

Restricciones de suministro restantes: Memoria y sustratos ABF

Jun He señaló explícitamente que el cuello de botella se está desplazando hacia arriba en la cadena de suministro, alejándose de la propia capacidad de CoWoS de TSMC:

• Memoria HBM: El suministro de HBM está funcionalmente agotado hasta 2026 en los tres principales proveedores de DRAM (SK hynix, Samsung, Micron) . Existe un riesgo adicional de rendimiento en HBM4E de 12 capas, y se rumorea en la industria que algunos clientes podrían recurrir a configuraciones de 8 capas, reduciendo la memoria efectiva por paquete en aproximadamente un 33% .
• Sustratos ABF (Ajinomoto Build-up Film): Los sustratos ABF siguen siendo el cuello de botella crítico para los paquetes flip-chip de alto número de capas. La capacidad de CoWoS de TSMC está completamente asignada hasta 2026 y bien entrado 2027, con plazos de entrega de 52 a 78 semanas para pedidos de empaquetado de IA . La insuficiencia del suministro de sustratos ABF es una importante restricción estructural que limita cuántos paquetes puede enviar TSMC, independientemente de la disponibilidad de líneas CoWoS .

Planes de escalado: De 5,5x a 14x retícula para 2028–2029

TSMC presentó una agresiva hoja de ruta de tamaño de retícula con un ritmo aproximado de "una generación por año":

Se espera que el CoWoS de 14x retícula integre aproximadamente 10 chips de cómputo grandes y 20 stacks de memoria HBM en un solo paquete, convirtiendo esencialmente el paquete en un sustrato de cómputo a nivel de sistema . Algunas fuentes citan 2028 para la retícula de 14x, mientras que otras (incluida la presentación de Jun He) hacen referencia a 2029 para la producción comercial. Es probable que la discrepancia refleje un tape-out en 2028 y un aumento de volumen en 2029 .

Desafíos técnicos clave para el escalado

Escalar a 14x retícula (y más allá) introduce varios obstáculos físicos y de proceso:

• Alabeo/tensión mecánica: Un área de paquete más grande crea una flexión y tensión significativas a través del interponedor, el sustrato y la pila de chips, lo que requiere materiales avanzados y control de proceso .
• Integridad de señal y densidad de interconexión: Mantener conexiones de alta velocidad y baja latencia en un área tres veces mayor exige avances en micro-bumps, vías de silicio (TSV) y capas de redistribución .
• Entrega de energía y gestión térmica: Un paquete de 14x que alberga ~10 chips de cómputo grandes y 20 stacks de HBM consumirá una potencia extremadamente alta, lo que requerirá soluciones de refrigeración novedosas y redes de distribución de energía .
• Costura de litografía: Los paquetes más grandes que una sola exposición de retícula requieren una costura precisa de múltiples exposiciones, un desafío de fabricación clave para el rendimiento a escala .
• Disponibilidad de sustratos: Los paquetes más grandes requieren sustratos ABF más grandes y con mayor número de capas, que son precisamente el componente que ya escasea .

TSMC cree que el CoWoS a nivel de oblea (en lugar del empaquetado a nivel de panel) sigue siendo el mejor camino para estas interconexiones más grandes, ya que las tecnologías de nivel de panel aún no pueden igualar la densidad de interconexión de CoWoS .

Posicionamiento competitivo frente a Intel

Las revelaciones de TSMC en la OCP APAC contrastan directamente con los esfuerzos de empaquetado de Intel:

• Brecha de rendimiento: Múltiples fuentes de la industria informan que la tecnología de empaquetado avanzado EMIB-T (Embedded Multi-Die Interconnect Bridge) de Intel todavía está buscando alcanzar el 90% de rendimiento, mientras que el CoWoS de TSMC ya ha superado el 98% en HVM . Esto representa una brecha de rendimiento de más de 8 puntos porcentuales a escala.
• Hoja de ruta de tamaño de retícula: TSMC apunta a una retícula de 14x (~12.000 mm²) para 2028–2029. Intel ha prometido públicamente un paquete de 12x retícula en un cronograma similar, lo que sitúa a TSMC aproximadamente un 15-20% más grande en área objetivo .
• Capacidad y ecosistema: TSMC expandió la capacidad de CoWoS en un 106% en 2025 y ha elevado el Capex de 2026 a un récord de $60–64 mil millones, en parte para financiar una mayor expansión del empaquetado . La capacidad de CoWoS está vendida hasta 2027, lo que significa que los clientes de TSMC (Nvidia, AMD, Broadcom, etc.) están atrapados en el ecosistema de empaquetado de TSMC, un foso estructural .
• Posición de Intel: El negocio de empaquetado de fundición de Intel (incluido EMIB-T) todavía se encuentra en la fase de aumento de rendimiento y aún no ha logrado una escala de producción comparable. La brecha de rendimiento y capacidad significa que TSMC sigue siendo el proveedor dominante de empaquetado avanzado para aceleradores de IA de alta gama en el futuro previsible.

Conclusión

El CoWoS de 5,5x retícula de TSMC ha logrado rendimientos del 98-99% en HVM, desplazando el cuello de botella de suministro de chips de IA lejos de sus propias líneas de empaquetado y hacia el suministro de memoria HBM y sustratos ABF. La compañía planea escalar a 14x retícula (~12.000 mm²) para 2028–2029, capaz de integrar ~10 chips de cómputo y 20 stacks de HBM, pero se enfrenta a importantes desafíos mecánicos, térmicos y de sustrato. En relación con el EMIB-T de Intel (estimado en ~90% de rendimiento), TSMC mantiene una ventaja dominante en rendimiento, escala y capacidad en el empaquetado avanzado para IA.