La hoja de ruta de TSMC: A13, A12, N2U, producción de 2 nm y chips de IA cada vez más grandes

• A13: un nodo de clase angstrom diseñado como una reducción directa del proceso A14, pensado para ofrecer diseños más compactos y mayor eficiencia en aplicaciones de inteligencia artificial, computación de alto rendimiento (HPC) y dispositivos móviles.
• A12: otra tecnología de la misma generación que ampliará el escalado de transistores hacia la zona sub‑2 nm.
• N2U: una evolución del proceso N2 (2 nm) que mejora rendimiento y eficiencia dentro de la misma familia tecnológica.

Según la hoja de ruta presentada, A13 y A12 apuntan a producción hacia finales de la década, lo que extiende los planes tecnológicos de TSMC hasta aproximadamente 2029.

El caso del nodo A16

Aunque el evento no incluyó anuncios específicos sobre A16, informes del sector indican que su producción en volumen se ha retrasado hasta aproximadamente 2027, ligeramente más tarde de lo previsto originalmente.

CoWoS: empaquetado gigante con más del 98 % de rendimiento

Uno de los anuncios más destacados no fue un transistor, sino el empaquetado avanzado.

TSMC confirmó la producción masiva de una nueva solución CoWoS (chip‑on‑wafer‑on‑substrate) que la compañía describe como la más grande del mundo en su tipo.

Un dato clave del evento:

• La plataforma CoWoS de 5,5 retículas alcanzó un rendimiento superior al 98 %, según el vicepresidente de desarrollo de negocio de la empresa.

En litografía, una retícula define el área máxima que puede exponerse durante el proceso de fabricación. Al combinar varios chips del tamaño de una retícula en un solo paquete, CoWoS permite crear procesadores gigantes compuestos por múltiples chiplets y pilas de memoria HBM.

Esto es especialmente importante para hardware de IA, donde el rendimiento depende cada vez más de la comunicación entre chips y del ancho de banda de memoria, no solo de la densidad de transistores.

La próxima etapa: plataformas CoWoS mucho más grandes

TSMC también adelantó que la escala del empaquetado seguirá creciendo rápidamente en los próximos años.

Informes del sector señalan una hoja de ruta en la que las plataformas CoWoS aumentarán de tamaño de forma significativa:

• Plataformas de alrededor de 14 retículas hacia 2028
• Plataformas de hasta 40 retículas para 2029

Si estas cifras se materializan, los futuros aceleradores de IA podrían ser varias veces más grandes que los GPUs actuales, transformando el empaquetado en un componente clave de la arquitectura de sistemas.

Producción de 2 nm y aumento de capacidad

Todos estos avances se apoyan en el despliegue del proceso N2 (2 nm) de TSMC.

• El nodo N2 entró en producción en volumen a finales de 2025.
• La demanda inicial ha sido muy fuerte, con grandes clientes tecnológicos reservando capacidad para chips de IA y móviles de próxima generación.

Para responder a ese interés, la empresa está ampliando su capacidad de fabricación con el objetivo de sostener el crecimiento del mercado de IA y de dispositivos de alto rendimiento.

Cómo se compara con Intel y Samsung

La carrera por la fabricación de semiconductores avanzados depende en gran medida de rendimientos de producción, plazos de despliegue y capacidades de empaquetado.

Informes recientes citados por analistas apuntan a avances desiguales entre los principales competidores:

• Samsung: un informe mencionó un rendimiento cercano al 14 % de chips utilizables en su línea de 2 nm, lo que muestra la dificultad de escalar nuevos nodos.
• Intel: también se informó de que su nodo 18A se retrasó unos seis meses, aplazando su producción en alto volumen.

Estos datos proceden de informes externos y deben interpretarse con cautela, pero ilustran lo complejo que resulta avanzar en la fabricación de chips de última generación.

El nuevo equilibrio: transistores + empaquetado

El symposium de 2026 dejó clara una tendencia que está redefiniendo la industria: el rendimiento futuro depende tanto del escalado de transistores como del empaquetado avanzado.

• Nodos de la era angstrom como A13 y A12 empujan los límites de la litografía.
• Tecnologías como CoWoS permiten combinar múltiples chips y grandes cantidades de memoria en un único sistema.

Para los aceleradores de inteligencia artificial —cada vez más grandes y con mayor demanda de memoria— esta combinación se está convirtiendo en la principal ventaja competitiva en la fabricación de semiconductores.

La hoja de ruta presentada sugiere que TSMC quiere mantener ese liderazgo tecnológico durante el resto de la década.