La ubicación de la bLLC en el anillo (ringbus) dentro de cada 'tile' de cómputo también es un detalle arquitectónico notable H. Las afirmaciones de Intel sobre el rendimiento frente a la gama X3D de AMD no han sido verificadas por puntos de referencia independientes TT.
Se informa que el SKU más potente de Nova Lake-S presenta un diseño de dos 'tiles' de cómputo con un total de 52 núcleos y 52 hilos (se dice que el hyperthreading se elimina en esta generación) WYI. Las filtraciones coinciden en esta configuración WYI:
Una variante de 42 núcleos que se rumoreó anteriormente fue actualizada posteriormente a 44 núcleos WIT. Esta nueva configuración se describe como 16 P-cores, 24 E-cores y 4 LP-E cores WI. Se cree que este cambio libera un 'tile' de cómputo completamente habilitado que podría integrarse en otros SKU T.
Por debajo de la insignia, se esperan SKU con un solo 'tile' de cómputo. Una configuración rumoreada destacada es una pieza de 28 núcleos, que a menudo se reporta como 8 P-cores + 16 E-cores + 4 LP-E cores WTT. Se espera que estas piezas lleven la marca Core Ultra 7 y cuenten con 144 MB de bLLC LF. También se ha mencionado otra configuración, probablemente de 24 núcleos (4P+16E+4LPE) IT.
Los detalles para los modelos Core Ultra 5 y Core Ultra 3 de gama de entrada son menos concretos, pero las filtraciones sugieren configuraciones como 8P+16E+4LPE, 8P+12E+4LPE, 6P+8E+4LPE, 4P+8E+4LPE y 4P+4E+4LPE WPI. Se espera que la mayoría sean piezas de un solo 'tile' y sin bLLC L. Se rumorea que el consumo de energía de estos SKU inferiores será inferior a 125W LP.
Las filtraciones indican que la gestión de la potencia y la térmica es un enfoque importante de ingeniería para la insignia de 52 núcleos IL. En la Computex 2026, los comentarios de la industria sugirieron que el chip incluiría capacidades de overclocking multinúcleo, lo que requeriría un margen térmico significativo I. Intel no ha confirmado los TDP específicos I.
Se espera que la familia Nova Lake-S abarque desde la gama de entrada hasta la insignia, segmentada por número de 'tiles' de cómputo, tamaño de caché bLLC y recuento de núcleos WLF:
| Segmento | Configuración de núcleos filtrada | Caché bLLC | Notas |
|---|---|---|---|
| Core Ultra 9 | 16P + 32E + 4LPE (52 núcleos) | 288 MB | Dos 'tiles', insignia LWH |
| Core Ultra 7 | 8P + 16E + 4LPE (28 núcleos) | 144 MB | Un 'tile', gama alta LFT |
| Core Ultra 5 | 8P + 12E/16E + 4LPE (24-28 núcleos) | No clara / Sin bLLC | Gama media, probablemente sin bLLC WI |
| Core Ultra 3 | 4P + 4E/8E + 4LPE (12-16 núcleos) | Sin bLLC | Gama de entrada, bajo consumo WP |
Todas las filtraciones fiables apuntan a un nuevo zócalo LGA 1954 para Nova Lake-S, reemplazando al LGA 1851 utilizado por Arrow Lake-S IFE. Esto significa que las placas base actuales no serán compatibles IT.
Se espera que la plataforma se lance con los chipsets de la serie 900 de Intel IIL. Los rumores del sector para entusiastas mencionan específicamente placas Z990 y Z970, junto con un chipset B960 para la gama media WILF.
Se espera que Nova Lake-S sea compatible de forma nativa con memoria DDR5-8000 IFT. Esto representa un aumento del 25 % con respecto al soporte nativo DDR5-6400 de Arrow Lake-S T. Es posible que los módulos de memoria utilicen los estándares CUDIMM y CQDIMM para alcanzar estas frecuencias más altas F.
La ventana de lanzamiento de Nova Lake-S ha sido un objetivo cambiante, pasando de finales de 2026 a principios de 2027, según múltiples informes de filtraciones TIT:
Lectura actual: El consenso más consistente basado en filtraciones apunta a un evento de lanzamiento en el primer trimestre de 2027 en el CES 2027, con disponibilidad minorista posterior I. Intel no ha confirmado oficialmente ninguna fecha I.