El TPUv8e 'Humufish' de Google se pasa a Intel EMIB-T: por qué la crisis de capacidad de CoWoS está redefiniendo el empaquetado de chips de IA

La decisión de Google de utilizar el empaquetado EMIB-T de Intel para su TPUv8e (nombre en clave 'Humufish') representa uno de los cambios más significativos en la cadena de suministro de chips de IA desde el inicio del 'boom' de la inteligencia artificial. No se trata de una simple historia de una tecnología superior que derrota a la establecida. En realidad, revela una industria de semiconductores distorsionada por limitaciones de capacidad, cálculos de rendimiento de fabricación ('yield') y una ironía muy particular dentro de la propia Intel.

Por qué Google cambió: la crisis de capacidad de CoWoS

El motor principal es sencillo: las líneas de empaquetado CoWoS (Chip-on-Wafer-on-Substrate) de TSMC están vendidas hasta 2027 . Esto ha dejado a los gigantes de la nube como Google buscando desesperadamente una segunda fuente de empaquetado. El TPU de inferencia de próxima generación de Google (v8e, nombre en clave 'Humufish') utilizará el empaquetado EMIB-T de Intel Foundry, con producción prevista para la segunda mitad de 2027 .

Esta es una estrategia de diversificación de suministro, no una deserción. Se informa que el TPU 8t, enfocado en entrenamiento, mantiene el CoWoS-S de TSMC . Intel manejaría aproximadamente la mitad del volumen proyectado de ~6 millones de TPU de Google entre 2027 y 2028 . La medida también marca un gran triunfo para la fundición de Intel, indicando que su empaquetado avanzado es lo suficientemente creíble para un 'hyperscaler' de primer nivel, justo cuando Nvidia evalúa el proceso 18A y el empaquetado EMIB de Intel para sus futuras GPU .

Ventajas técnicas de EMIB-T sobre CoWoS

El EMIB estándar se ha utilizado en los FPGA y Xeons Sapphire Rapids de Intel durante años, pero carecía de la entrega de energía y el escalado de retícula necesarios para aceleradores de IA de alta potencia. EMIB-T soluciona esto añadiendo 'through-silicon vias' (TSV) directamente en los puentes integrados, habilitando la entrega de energía vertical y el soporte para la clase HBM4 . Las ventajas arquitectónicas clave incluyen:

• Sin gran interponedor de silicio: EMIB incrusta pequeños puentes solo donde los chips se conectan, reduciendo el costo del material y simplificando la estructura .
• Mejor coincidencia de expansión térmica: Al no haber un interponedor grande que abarque todo el paquete, se reducen los desajustes de expansión térmica .
• Mayor escalado de retícula: EMIB-T puede escalar más allá del límite de retícula de ~3.3x de CoWoS-S. Los analistas de Bernstein estiman que EMIB-T soporta tamaños de paquete mayores que las ofertas actuales de CoWoS . Intel ha declarado que EMIB soportaba un tamaño de retícula 6x en 2024 y apunta a 8x en 2026 y 12x para 2028 .
• Mayor rendimiento teórico por interponedor: Dado que los puentes son pequeños y localizados, un defecto en un puente no desecha todo el interponedor, como puede ocurrir con el gran interponedor monolítico de CoWoS .
• Capacidad disponible: Las líneas de producción EMIB de Intel aún no están completamente utilizadas, mientras que cada espacio importante de CoWoS está preventado hasta 2027 .

La desventaja: CoWoS sigue liderando en densidad de ancho de banda máxima y proximidad a la memoria HBM para los diseños de IA más agresivos . EMIB-T está cerrando la brecha, pero aún no ha superado a CoWoS en el extremo superior.

Escala, rendimiento y la brecha de 8 puntos

El acuerdo, reportado por 'The Information' y corroborado por Morgan Stanley, implica que Google ha reservado más de 3 millones de unidades de TPU para producción en 2028 . Este es el desafío: Intel debe entregar una tecnología que nunca ha sido desplegada a esta escala para un cliente externo.

El rendimiento ('yield') es la tensión central. Ming-Chi Kuo fue el primero en señalar que el empaquetado EMIB-T de Intel ha alcanzado ~90% de rendimiento en verificación técnica para el TPU 'Humufish' . Sin embargo, el estándar para producción en masa es de ~98%, dejando una brecha crítica de 8 puntos . Como referencia, el objetivo de rendimiento de TSMC para su CoWoS de retícula 5.5x en 2026 comienza en 98% . Un rendimiento del 90% significa que 1 de cada 10 módulos ensamblados se desecha; el 98% reduce eso a 1 de cada 50 .

Otros desafíos incluyen:

• Riesgo de ejecución: El vicepresidente corporativo de Intel, John Pitzer, admitió que las expectativas anteriores de aumento de producción de empaquetado para 2025 eran "demasiado optimistas" . La compañía también está subcontratando parte de la producción de EMIB a la instalación de Amkor en Corea del Sur .
• Cronograma: El 'tape-out' del TPU 'Humufish' está programado para ~finales de 2026, con muestras de producción en el segundo semestre de 2027 .
• Escalado de volumen: Se espera que la capacidad del nodo 18A de Intel se duplique para 2028, y la capacidad de la fábrica Intel 3 en Irlanda crezca un 80% en el mismo período .

La ironía: Diamond Rapids

El aspecto más llamativo de esta historia es que Intel está ganando a Google como cliente externo de EMIB mientras mueve su propio procesador insignia Xeon lejos de EMIB. El próximo CPU para servidores de Intel, Diamond Rapids (192 núcleos, previsto para 2026-2027), probablemente utilizará una interconexión chip a chip UCIe sobre un sustrato orgánico estándar en lugar de EMIB . En la ISSCC, Intel demostró un enlace UCIe-S funcionando sobre sustrato orgánico estándar a altas velocidades, logrando una tasa de datos 3 veces mayor y una densidad de ancho de banda 2.8 veces mayor que un diseño comparable de 3nm .

Esto significa:

• Sapphire Rapids (2023) y Granite Rapids usaron EMIB para unir los chips de cómputo.
• Se espera que Diamond Rapids utilice un enfoque UCIe sobre sustrato más simple y barato, evitando la complejidad y el costo de EMIB .
• Sin embargo, Intel ahora está vendiendo esa misma tecnología EMIB a Google como una alternativa premium a CoWoS.

La contradicción subraya que la propuesta de valor de EMIB depende en gran medida del caso de uso: para los grandes aceleradores de IA de Google, resuelve una escasez de capacidad y ofrece un escalado rentable. Para los propios Xeons de Intel, los avances en la señalización sobre sustrato orgánico a través de UCIe hacen que el enfoque de puente incrustado sea innecesario y demasiado costoso para paquetes de CPU de alto volumen .