LogicFolding de Huawei: la promesa del Kirin 2026 y los límites del escalado 3D

Huawei plantea LogicFolding como una vía para obtener más rendimiento y eficiencia mediante el diseño físico y la integración 3D, en lugar de depender exclusivamente de transistores más pequeños en un nodo de fabricación más avanzado.

Para su propuesto procesador móvil Kirin 2026, la empresa divide circuitos entre dos capas activas de silicio, colocadas cara a cara y unidas por bonding híbrido de alta densidad. La idea es acercar los bloques que se comunican con frecuencia: si las señales recorren menos distancia, pueden gastar menos energía y llegar antes. 23

Las cifras deben interpretarse como afirmaciones de Huawei, calculadas con su propia metodología y frente al Kirin 9030 Pro. No demuestran que la compañía haya alcanzado un nodo litográfico nuevo equivalente, ni implican que todos los tipos de carga de trabajo obtengan la misma mejora. 23

Qué cambia con LogicFolding

Un chip convencional de diseño plano distribuye la mayor parte de su lógica sobre una única superficie de silicio. Conforme crece el diseño, determinadas señales de datos y reloj deben atravesar rutas metálicas cada vez más largas.

LogicFolding reorganiza esa disposición: reparte circuitos digitales, analógicos y de memoria entre capas activas apiladas verticalmente. El bonding híbrido crea numerosas conexiones verticales entre ambas capas. 23

Según los informes basados en los materiales de Huawei sobre su enfoque Tau Scaling, el Kirin 2026 usaría un paso de bonding híbrido de alrededor de 1,5 micrómetros y cerca de 50 millones de interconexiones verticales. Huawei comunica un aumento de la densidad de transistores de 155 MTr/mm² a 238 MTr/mm² con su método de medición, aproximadamente entre un 53,5% y un 55%, manteniendo el mismo nodo de proceso que el Kirin 9030 Pro. 35

Por eso conviene hablar de densidad efectiva: la ganancia procede de reorganizar la ubicación de los circuitos y sus conexiones, no necesariamente de reducir físicamente cada transistor.

Por qué los cables más cortos pueden reducir consumo y latencia

El argumento de ingeniería se basa en que las interconexiones metálicas largas tienen resistencia y capacitancia. Una señal tarda tiempo en propagarse por ellas, y se consume energía dinámica al cargar y descargar esa capacitancia.

Al situar lógica estrechamente relacionada en capas enfrentadas, Huawei busca reemplazar algunas conexiones laterales largas por saltos verticales mucho más cortos. En principio, esto puede:

• reducir el retraso en rutas críticas;
• acortar la distribución de la señal de reloj;
• disminuir la necesidad de repetidores de señal y buffers de reloj;
• reducir la capacitancia de las interconexiones; y
• aportar margen de temporización o permitir un rendimiento comparable a menor voltaje.

Esta es la base de la propuesta de escalado Tau (τ) de Huawei: el avance no debería medirse solo por el tamaño de los transistores, sino también por el tiempo que tardan las señales en recorrer un circuito y el sistema. La compañía presenta LogicFolding como una forma de comprimir el retardo de propagación de señal mientras mejora la densidad y la eficiencia energética.

El foco está en mover menos datos

Huawei no sostiene que la conmutación de los transistores no tenga coste energético. Su tesis es que, en procesadores modernos de gran tamaño, trasladar datos y distribuir el reloj puede representar una parte importante de la potencia dinámica.

Cada recorrido largo por las rutas metálicas —y cada buffer añadido para impulsar esa señal— implica actividad de conmutación. Por ello, la proximidad física es relevante: si el bloque que produce datos y el que los consume están más cerca, el chip puede dedicar menos tiempo y energía al transporte de señales. LogicFolding es, por tanto, tanto una estrategia de localidad de datos como de empaquetado. 2

Las ganancias que Huawei atribuye al Kirin 2026

La comparación de Huawei con el Kirin 9030 Pro es una afirmación de igual rendimiento: asegura que la nueva arquitectura puede reducir el consumo total un 41% a un rendimiento comparable, además de incrementar en torno a un 55% la densidad de transistores medida. También informa de una reducción del 5,6% en la densidad de potencia bajo las condiciones operativas indicadas. 47

Los informes sobre el material de Huawei también recogen ahorros mayores en subsistemas muy paralelos: 66% menos consumo en la NPU, 58% menos en la GPU y 41% menos en el núcleo grande de CPU respecto del anterior diseño plano, bajo la comparación citada. 1

El patrón tiene sentido desde el punto de vista arquitectónico. Las NPU y las GPU suelen integrar muchas unidades regulares e intensivas en comunicaciones, donde existen más oportunidades para ubicar cerca a productores, consumidores y almacenamiento local. Una CPU también puede beneficiarse de rutas más cortas, pero su estructura de dependencias es más restrictiva.

Por qué el trabajo secuencial de la CPU es más difícil

Una CPU ejecuta con frecuencia flujos de instrucciones secuenciales: una operación puede depender del resultado de la anterior. Esa cadena limita hasta qué punto una carga puede dividirse libremente entre regiones físicas del chip.

La colocación 3D puede reducir parte de los costes de cableado y reloj, pero no elimina la necesidad fundamental de esperar los resultados de operaciones dependientes. Esto ayuda a explicar por qué la reducción de consumo de CPU comunicada por Huawei es menor que la atribuida a NPU y GPU. 1

Los costes de ingeniería: calor, rendimiento de fabricación y precio

Apilar lógica activa introduce dificultades relevantes. El calor debe extraerse de capas activas densamente empaquetadas, mientras que la alimentación eléctrica, las pruebas, la reparación y la depuración se vuelven más complejas. La alineación de las obleas y los defectos de unión también pueden afectar al rendimiento de fabricación, y un diseño multicapa puede elevar los costes de proceso y empaquetado.

Estas restricciones son importantes porque el valor de la integración 3D depende de conseguir una producción masiva fiable y rentable, no solo de un resultado atractivo sobre el diseño físico. Reuters describió el enfoque más amplio de Huawei como una posible vía para sortear parte de las limitaciones derivadas de las sanciones, aunque señaló que aún no está resuelto si representa un avance decisivo.

La hoja de ruta para Kirin 2027

El siguiente paso proyectado por Huawei es más ambicioso: un paso de bonding híbrido de 1 µm y más de 100 millones de interconexiones verticales para Kirin 2027. También ha descrito un objetivo de 47% de reducción de consumo a igual rendimiento y una meta a más largo plazo de 720 nm de paso de metal superior, conservando más de 100 millones de enlaces verticales. Son objetivos de futuro, no resultados independientes de productos comercializados. 15

Un paso de unión más fino podría permitir que las conexiones verticales se aprovechasen en una fracción mayor de la lógica del chip. Pero también endurece los requisitos de alineación, control de defectos, herramientas de diseño, gestión térmica y pruebas.

Qué implica en un contexto de restricciones de exportación

LogicFolding tiene interés estratégico porque busca mejorar los chips sin depender únicamente del acceso a la litografía más avanzada. Sin embargo, no hace desaparecer las restricciones de fabricación. Los controles de exportación de Estados Unidos siguen abarcando categorías de chips, equipos y tecnologías relacionadas con la producción de semiconductores avanzados en China.

El enfoque 3D de Huawei debe entenderse, por tanto, como una ruta de escalado complementaria: puede extraer más capacidad de una tecnología de proceso concreta, pero sigue exigiendo bonding sofisticado, metrología, automatización de diseño y una ejecución industrial de alto nivel.

En síntesis

La propuesta Kirin 2026 de Huawei replantea el escalado de chips alrededor de una premisa: reducir la distancia que recorren las señales. Dos capas activas unidas por bonding híbrido podrían elevar la densidad de colocación y rebajar el retardo y la energía asociados a interconexiones largas, sobre todo en bloques paralelos y orientados al movimiento de datos, como NPU y GPU.

Las cifras principales —alrededor de 55% más densidad efectiva de transistores y 41% menos consumo a rendimiento comparable— siguen siendo datos comunicados por Huawei. La prueba decisiva será comprobar si la arquitectura cumple sus objetivos de eficiencia, temperatura, rendimiento de fabricación y coste en procesadores móviles comercializados a gran escala. 237